高速流水線浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

　　圖3所示是其仿真的波形圖。

　　從圖3可以看出表1所列的各種運(yùn)算關(guān)系。表2所列為其實(shí)際的測(cè)試數(shù)據(jù)。

　　表中“A+B實(shí)數(shù)表示(M)”指Matlab計(jì)算的結(jié)果；“誤差”指浮點(diǎn)處理器計(jì)算結(jié)果與Matlab計(jì)算結(jié)果之差。

　　綜上所述，本工程設(shè)計(jì)的浮點(diǎn)加法器所得到的運(yùn)算結(jié)果與Matlab結(jié)果的誤差在10-7左右，可見其精度完全能夠符合要求。

　　5 結(jié)束語(yǔ)

　　本工程設(shè)計(jì)完全符合IP核設(shè)計(jì)的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時(shí)序仿真等IP核設(shè)計(jì)的整個(gè)過(guò)程，電路功能正確。實(shí)際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時(shí)鐘頻率可達(dá)80MHz。雖然使用浮點(diǎn)數(shù)會(huì)導(dǎo)致舍入誤差，但這種誤差很小，可以忽略。實(shí)踐證明，本工程利用流水線結(jié)構(gòu)，方便地實(shí)現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點(diǎn)數(shù)的加法運(yùn)算，而且設(shè)計(jì)結(jié)構(gòu)合理，性能優(yōu)異，可以應(yīng)用在高速信號(hào)處理系統(tǒng)中。