一種出租車計價器的FPGA設計方案及應用

　　O 引 言

　　FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)是一種高密度可編程邏輯器件，它支持系統(tǒng)可編程，通過寫入不同的配置數(shù)據(jù)就可以實現(xiàn)不同的邏輯功能。使用FPGA來設計電子系統(tǒng)，具有設計周期短、易于修改等明顯特點，特別適合于進行科學實驗、樣機研制和電子產(chǎn)品的小批量生產(chǎn)。

　　本文針對FPGA器件，用EDA工具軟件Max+P1usⅡ，設計了一種出租車的計價器，它可以以十進制數(shù)的形式，直觀地顯示出租車行駛的里程和乘客應付的費用，具有一定的實際應用價值。

　　1 系統(tǒng)設計要求

　　所要設計的出租車計價器，要求能夠顯示里程數(shù)和乘客應付的費用，其中里程數(shù)精確到0．1km，乘客應付的費用精確到O．1元，顯示必須以十進制的形式來進行。出租車的計費標準為：起步價6元，里程在3 km以內(nèi)均為起步價；里程在3～7 km之間時，每行駛1 km增加1．6元；超過7 km時，每行駛1 km增加2．4元。

　　2 系統(tǒng)設計方案

　　該系統(tǒng)的設計可以采用分立元件來搭建，也可以通過單片機來設計，而使用可編程FPGA來設計，具有設計周期短、易于修改等明顯特點，而且隨著可編程邏輯器件和EDA軟件的飛速發(fā)展，越來越多的電子系統(tǒng)采用FPGA來設計，一旦該系統(tǒng)達到一定的量產(chǎn)規(guī)模，也比較容易轉化為ASIC芯片設計。因此，基于FPGA來設計一個出租車的計價器。本系統(tǒng)在EDA工具軟件MAX+plusⅡ中，采用硬件描述語言Verilog HDL和原理圖設計相結合的方法，進行各個模塊的設計，最終將各個模塊組成整個系統(tǒng)。

　　出租車能夠顯示行駛的里程，可以通過車輪的轉動產(chǎn)生脈沖，然后通過計數(shù)器對脈沖進行計數(shù)來實現(xiàn)。假設出租車每行駛2 m就產(chǎn)生一個脈沖。由于里程數(shù)要精確到O．1 km，也就是100m，因此每經(jīng)過50個脈沖就要輸出一個新的脈沖信號，這里稱為100 m脈沖信號，作為里程計數(shù)器的時鐘信號，可以通過一個模為50的計數(shù)器進行分頻而得到。

　　里程計數(shù)器可以用一個三位BCD碼計數(shù)器來實現(xiàn)，最大能顯示到999。以前兩位為整數(shù)，第三位為小數(shù)，也就是最大能顯示里程99．9 km，因為出租車都在市區(qū)和近郊活動，三位BCD碼計數(shù)器是可以實現(xiàn)里程計數(shù)的。里程計數(shù)器每計數(shù)1 km還會周期性地輸出一個脈沖信號，稱為1 km脈沖信號，可以通過一定的組合電路來實現(xiàn)。

　　系統(tǒng)最核心的部分就是計費如何實現(xiàn)。這里就需要設計一個BCD碼的加法器，在起步價的基礎上，根據(jù)行駛里程的不同，依據(jù)計費標準，每增加1 km加上一個單價，單價的產(chǎn)生可以用Verilog HDL編寫程序來實現(xiàn)。系統(tǒng)的總體設計框圖如圖1所示。

　　2．1 單價產(chǎn)生模塊

　　單價產(chǎn)生模塊的Verilog HDL源程序如下：

　　其中輸入信號bai和shi就是里程計數(shù)器輸出的兩位整數(shù)里程，輸出信號jia就是根據(jù)計費標準而產(chǎn)生的單價，以三位BCD碼的形式輸出，以前兩位為整數(shù)，第三位為小數(shù)。即里程在3 km以內(nèi)時，jia=0；里程在3～7 km之間時，jia=016(1．6元)；超過7 km時，jia=024(2．4元)。

　　用Verilog HDL編寫程序來實現(xiàn)模塊功能的優(yōu)點在于，當出租車的計費標準發(fā)生變化時，可以很容易地通過改寫程序來完成新的設計，比起硬件電路的修改要方便得多，這也是用Verilog HDL來實現(xiàn)模塊功能的重要優(yōu)勢。