使用PLD應(yīng)對(duì)產(chǎn)品上市時(shí)間和設(shè)計(jì)靈活性的限制
變化迅速的市場(chǎng)需求驅(qū)使越來(lái)越多的系統(tǒng)設(shè)計(jì)者在他們的嵌入式解決方案中使用PLD來(lái)緩解產(chǎn)品上市時(shí)間的壓力以及設(shè)計(jì)靈活性需求。該市場(chǎng)傳統(tǒng)上由ASSP和ASIC所主宰。而PLD過(guò)去一直被認(rèn)為是高成本、高功耗的方案。但是,隨著摩爾定律的繼續(xù)生效使PLD的單位成本不斷下降,在諸如通信、計(jì)算、外設(shè)、工業(yè)、醫(yī)療、消費(fèi)和汽車等大批量應(yīng)用中,PLD的靈活性、可編程性和加快上市的固有優(yōu)點(diǎn)成為可行的ASIC和ASSP替代方案。而且硅工藝和設(shè)計(jì)優(yōu)化使PLD可用于廣泛的低功耗應(yīng)用。
上市時(shí)間與設(shè)計(jì)靈活性
隨著市場(chǎng)需求迅速變化,產(chǎn)品快速上市顯得比過(guò)去更加關(guān)鍵。最可行的解決方案是縮短開(kāi)發(fā)周期以緩解上市時(shí)間的壓力??删幊踢壿嬁墒乖O(shè)計(jì)者達(dá)此目的。圖1以基于兩者的產(chǎn)品開(kāi)發(fā)周期的比較,說(shuō)明PLD產(chǎn)品如何有助于新產(chǎn)品的引入。
圖1:產(chǎn)品開(kāi)發(fā)周期
另外,由于產(chǎn)品生命周期的縮短,ASSP的固定功能特性無(wú)法滿足產(chǎn)品變化的需求。越來(lái)越多的設(shè)計(jì)者在他們的產(chǎn)品中使用可編程邏輯,通過(guò)修改PLD設(shè)計(jì)和重構(gòu)器件執(zhí)行新的操作以開(kāi)發(fā)新功能和標(biāo)準(zhǔn)品。使用可編程邏輯,設(shè)計(jì)者可以在引入產(chǎn)品時(shí)提供幾個(gè)不同的版本,以及能在現(xiàn)場(chǎng)對(duì)產(chǎn)品進(jìn)行任意的更新,而無(wú)需額外的工程計(jì)劃并能降低成本。
生產(chǎn)成本
一般會(huì)使用PLD來(lái)實(shí)現(xiàn)產(chǎn)品原型,然后用ASIC進(jìn)行量產(chǎn)。然而ASIC開(kāi)發(fā)過(guò)程需要很長(zhǎng)的開(kāi)發(fā)周期和非常高的一次性工程費(fèi)用(NRE)。因此,問(wèn)題就變成到底是用ASIC的投資回報(bào)好還是用PLD的投資回報(bào)好。(90nm或更先進(jìn))工藝的進(jìn)步使得PLD制造商縮小了與ASIC之間的大批量?jī)r(jià)格差距。10萬(wàn)片及以上的128個(gè)宏單元或更小的超低密度PLD的批量單價(jià)大約為1.5美元。
使用CPLD和FPGA進(jìn)行設(shè)計(jì)需要考慮靜態(tài)功耗和動(dòng)態(tài)功耗。在大多數(shù)
低密度、低功耗CPLD
對(duì)于較小的設(shè)計(jì),例如總線接口、橋接和手持設(shè)備(見(jiàn)圖2),使用低功耗、基于閃存的CPLD能提供更低成本的低到超低密度的解決方案。
對(duì)于功耗敏感型應(yīng)用,Lattice半導(dǎo)體公司的ispMACH4000Z(Z表示零功耗)CPLD能提供相當(dāng)好的低功耗解決方案。
圖2:用Lattice ispMACH4000Z進(jìn)行PMP設(shè)計(jì)
由于可從多個(gè)供應(yīng)商那里選擇眾多的器件,因此完全理解設(shè)計(jì)需求變得尤為重要。下列準(zhǔn)則有助設(shè)計(jì)者選擇合適的CPLD:
1. 靜態(tài)和動(dòng)態(tài)功耗的預(yù)算是多少?
2. 為了向橋接和接口應(yīng)用提供總線寬度,所需I/O和邏輯的比值是多少?
3. 該應(yīng)用的最佳密度和封裝是什么?
4. 輸出所需的電壓容差是多少?
5. 所需的時(shí)序裕度是多少?
6. 所選的器件是否現(xiàn)場(chǎng)可編程的,以及開(kāi)發(fā)工具是否容易使用?
7. 有哪些安全性的要求?
不同CPLD供應(yīng)商有不同的規(guī)范和要求,因此選擇合適的器件取決于哪些參數(shù)對(duì)設(shè)計(jì)是關(guān)鍵的。表1為該器件為匹配設(shè)計(jì)要求而提供的一組規(guī)范。
表1 該器件為匹配設(shè)計(jì)要求而提供的一組規(guī)范
評(píng)論