多通道同步數(shù)據(jù)采集及壓縮系統(tǒng)的設計方案

　　1 引言

　　現(xiàn)代遙測系統(tǒng)中為了盡可能少地占用傳輸時間和存儲空間，在有限的信道容量內傳輸更多的有用信息，采用數(shù)據(jù)壓縮技術，有助于降低功率和帶寬要求，改善通信效率。這里提出一種基于DSP與CPLD的多通道同步數(shù)據(jù)采集與壓縮系統(tǒng)設計方案，該系統(tǒng)應用于遙測多路噪聲數(shù)據(jù)，其中多通道同步數(shù)據(jù)采集可實現(xiàn)同時測量信號。并進行相關分析后，得到信號間的相關信息，而DSP內嵌的數(shù)據(jù)壓縮算法實現(xiàn)其數(shù)據(jù)壓縮的功能。

　　2 系統(tǒng)的硬件結構

　　2．1 系統(tǒng)設計思路

　　圖1為系統(tǒng)設計的硬件框圖?；?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/CPLD">CPLD和DSP的多通道同步數(shù)據(jù)采集及壓縮系統(tǒng)主要由數(shù)據(jù)采集模塊、數(shù)據(jù)處理模塊以及數(shù)據(jù)接口模塊3部分構成。前端由傳感器輸人的模擬信號經信號調理模塊的整形放大后，輸入到 A／D轉換模塊中，模擬量轉變?yōu)閿?shù)字量，可編程邏輯器件(CPLD1)控制A／D轉換器，按照設定的采樣率采集數(shù)據(jù)，將采集到的數(shù)據(jù)通過總線寫入 FIFO，F(xiàn)IFO半滿時．發(fā)送一次半滿信號，即DSP的中斷，DSP接收到中斷后立即將一幀數(shù)據(jù)從FIFO中讀人到數(shù)據(jù)處理模塊。DSP將其采集的數(shù)據(jù)高速壓縮后寫入到接口模塊，再由可編程邏輯器件(CPLD2)通過RS-422總線將數(shù)據(jù)傳送至遙測系統(tǒng)，做進一步分析。

　　2．2 器件選型

　　2．2．1 A／D轉換器ADS8365

　　該系統(tǒng)的A／D轉換模塊選用TI公司的 ADS8365型A／D轉換器，該件支持6通道信號差分輸入，有3組信號采集控制端，每組控制2路信號，16位精度，每通道的轉換速度高達250 kHz。支持高速并行數(shù)據(jù)輸出接口，數(shù)據(jù)輸出接口包括直接地址選擇模式、CYCLE模式、FIFO模式。

　　2．2．2 復雜可變程邏輯器件(CPLD)XCR3256XL

　　采用CPLD控制各個接口，這里選用 XCR3256XL型CPLD，它是Xilinx公司的CoolRunner系列的高性能復雜可編程邏輯器件(CPLD)。該器件具有如下特點：采用 COMSEEPROM制造工藝技術；內置標準JTAG接口，支持3．3 V在系統(tǒng)可編程(ISP)；3．3 V電源，集成密度為6 000個可用門；引腳間延時7．5 ns．系統(tǒng)頻率高達140 MHz。同分離邏輯器件相比，單片CPLD實現(xiàn)邏輯控制功能，簡化電路設計，提高系統(tǒng)可靠性。另外，XCR3256XL具有在系統(tǒng)可編程的功能，只需一根下載電纜連接至目標板上，可方便實現(xiàn)多次重復編程，大大方便電路調試。

　　2．2．3 數(shù)字信號處理器(DSP)TMS320C6713B

　　該系統(tǒng)設計的DSP選用TMS320C6713B，該器件TI公司推出的TMS320C67xx系列浮點DSP中的一款。它采用改進型哈佛結構，具有運算速度快、功耗小和性價比高等特點。其體系結構采用 Veloci TI超長指令字VLIW(Very Long Instruction Word)結構。每周期執(zhí)行8條32位指令，支持32／64位數(shù)據(jù)。采用類RISC指令集，具有300 MHz、3．3 ns指令周期的運行速度和2 400 MI／s或1 800 MFLOPS的處理能力適用于高速信號處理。為了加快處理速度，DSP內核采用2級CACHE，其中L1級CACHE分為4 KB直接程序CACHE和4 KB數(shù)據(jù)CACHE(分為2路)；L2級CACHE分為64 KB統(tǒng)一存儲器和192 KB附加存儲器。其內部有16通道EDMA控制器，能夠高速處理幾乎所有I／O和存儲器的接口問題，大大提高器件吞吐速度。外部總的存儲器地址空間最大 512MB，數(shù)據(jù)寬度為32 b，可支持SBRAM，SDRAM，SRAM，F(xiàn)lash和EPROM。TMS320C6713與外部I／O接口通過FFA構造的I／O端口、HPI口、多緩沖串口(McBSP)、SPI口等幾種方式實現(xiàn)。與專用的硬件壓縮器件相比，TMS320C6713B可方便實現(xiàn)數(shù)據(jù)壓縮。以及系統(tǒng)升級和配置靈活。

　　3 CPLD部分設計

　　3．1 CPLD1控制部分

　　CPLD1控制ADS8365包括控制A/D轉換器的采樣率以及數(shù)據(jù)量化輸出模式等，同時控制CS信號可有效抑制噪聲；系統(tǒng)時鐘輸入為50 MHz，CPLD1對其分頻產生5 MHz時鐘以觸發(fā)A／D轉換器。程序通過控制A/D轉換器的HOLDX來啟動A／D轉換；控制A／D轉換器的ADD來控制其輸出通道信息，控制A／D轉換器的ADDRESS控制其數(shù)據(jù)輸出工作模式。考慮DSP內程序算法每次判斷通道信息會增加DSP運算負擔，故設置A／D轉換無通道信息，A／D轉換器工作在CYCLE模式下，A/D轉換后的數(shù)據(jù)按通道號順序循環(huán)輸出，DSP可根據(jù)順序性直接判定數(shù)據(jù)的具體通道。圖2為CPLD1控制ADS8365電路。

　　CPLD1控制DSP主要包括DSP復位設置，看門狗設置，DSP控制信號與CE空間組合邏輯控制讀FIFO1等。