為功耗敏感應(yīng)用選擇最佳的低功耗、低成本FPGA

功耗敏感應(yīng)用的設(shè)計(jì)人員如今面對(duì)前所未有嚴(yán)格的系統(tǒng)總體功耗限制、規(guī)范和標(biāo)準(zhǔn)。與此同時(shí)，這類應(yīng)用所要求的功能、性能和復(fù)雜度正不斷增加，但卻不能以增加電池消耗和成本作為代價(jià)。對(duì)大多數(shù)工程決定來說，確定最佳的器件取決于功耗、性能、邏輯和I/O數(shù)量方面的設(shè)計(jì)約束。由于基于Flash的非易失性FPGA不需要數(shù)百萬(wàn)耗電的SRAM配置數(shù)據(jù)存儲(chǔ)單元，其靜態(tài)功耗較之于基于SRAM的解決方案低很多，因而成為功耗敏感應(yīng)用的理想器件。

可選的解決方案

以前，大多數(shù)設(shè)計(jì)人員依賴ASIC來滿足設(shè)計(jì)中的低功耗約束，而不是采用FPGA。由于開發(fā)周期較長(zhǎng)、NRE高、缺乏應(yīng)對(duì)標(biāo)準(zhǔn)變化及后期設(shè)計(jì)修改靈活性差，采用硬連線的ASIC風(fēng)險(xiǎn)較高，對(duì)產(chǎn)品生命周期較短的應(yīng)用不太實(shí)際。隨著競(jìng)爭(zhēng)加劇，上市時(shí)間對(duì)產(chǎn)品的成敗越來越重要，PLD逐漸成為首選的解決方案。事實(shí)上，越來越多的設(shè)計(jì)人員開始發(fā)現(xiàn)，為適應(yīng)不斷演進(jìn)的標(biāo)準(zhǔn)、縮短開發(fā)周期并達(dá)到下一代前沿半導(dǎo)體產(chǎn)品所要求的封裝和功耗指標(biāo)，必須采用低功耗的可編程解決方案。

當(dāng)然，并非所有的可編程邏輯技術(shù)都能很好地滿足低功耗要求。事實(shí)上，當(dāng)今市場(chǎng)上某些“低功耗”FPGA的電流消耗高達(dá)30mA，這通常比典型的功耗敏感電池供電應(yīng)用所能容忍的耗電量還要1到2個(gè)數(shù)量級(jí)。基于SRAM技術(shù)的器件在上電啟動(dòng)時(shí)還會(huì)產(chǎn)生浪涌電流，并在系統(tǒng)初始化期間出現(xiàn)加載配置數(shù)據(jù)的功率尖峰，這會(huì)導(dǎo)致額外的電池消耗。基于Flash技術(shù)的單芯片器件不需要外接配置數(shù)據(jù)器件(如啟動(dòng)PROM或微控制器) 來完成每次上電啟動(dòng)的編程加載工作，并具有上電即用功能，無需外部器件的協(xié)助就可完成系統(tǒng)上電。去除SRAM FPGA所需的額外部件，不僅可減少電路板空間和系統(tǒng)功耗，還能提高可靠性，簡(jiǎn)化庫(kù)存管理，將整體系統(tǒng)成本降低多達(dá)70%。

采用Flash*Freeze技術(shù)的IGLOO PLUS系列FPGA。

但是，繼續(xù)降低器件電源電壓(Vcc)的日子已不復(fù)存在。不僅如此，由于基于SRAM技術(shù)的FPGA晶體管密度極高，每一次半導(dǎo)體工藝節(jié)點(diǎn)的縮小都意味著靜態(tài)功耗的增加，因?yàn)楣に嚬?jié)點(diǎn)縮小后，量子隧道效應(yīng)和亞閾區(qū)泄漏之類的問題變得更加嚴(yán)重。這對(duì)面向功耗敏感應(yīng)用的器件是個(gè)實(shí)實(shí)在在的挑戰(zhàn)。隨著漏電流增加，靜態(tài)功耗開始成為功耗的主要部分，因此靜態(tài)功耗成為人們最關(guān)心的問題。

由于不需要數(shù)百萬(wàn)SRAM配置數(shù)據(jù)存儲(chǔ)單元，基于Flash的非易失性FPGA的靜態(tài)功耗比基于SRAM的解決方案要低很多。因此，基于Flash的非易失性FPGA是低功耗應(yīng)用的理想器件。事實(shí)上，在市面上基于Flash的低成本FPGA中，設(shè)計(jì)人員可以選擇專門針對(duì)功耗、速度和I/O以及功耗及成本敏感應(yīng)用的基本設(shè)計(jì)要求進(jìn)行了優(yōu)化的產(chǎn)品。

Actel公司高級(jí)產(chǎn)品市場(chǎng)經(jīng)理Hezi Saar。