無線傳感器網(wǎng)絡SOC芯片的低功耗設計

5. RTL級及物理設計的低功耗實現(xiàn)

RTL級物理設計低功耗實現(xiàn)跟選用的EDA軟件有很大關系。在0.35um CMOS工藝下，采用synopsys的Design Compiler進行低功耗綜合，布局布線基于Cadence的SOC Encounter平臺。用Cadence的Voltage Storm對其進行門級功耗分析，動態(tài)功耗為103.6617mw。

6. 結束語

無線傳感器網(wǎng)絡SOC芯片與傳統(tǒng)的MSP430+TRF6903方案比較起來更有優(yōu)勢，前者在可靠性，功耗，面積方面都更好。此方案在FPGA驗證平臺上驗證成功，設計的工作頻率為20Mhz，速度傳輸率達到64kbps，滿足了無線傳感器網(wǎng)絡傳輸速度要求；并在Cadence的數(shù)字后端平臺實現(xiàn)芯片的后端設計，工作頻率可達到100Mhz。

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