卷積碼+QPSK的中頻調(diào)制解調(diào)系統(tǒng)的FPGA

　　加比選單元ACS（Add-Compare-Select）模塊包括若干個(gè)單個(gè)狀態(tài)加比選模塊ACSU，一個(gè)ACSU模塊執(zhí)行一個(gè)狀態(tài) 的路徑度量升級。ACSU模塊的具體個(gè)數(shù)根據(jù)譯碼器的速率要求而定。對于低速的譯碼器，為了節(jié)約芯片的面積，可以使用較少的ACSU模塊進(jìn)行時(shí)分復(fù)用；而在高速Viterbi譯碼器的設(shè)計(jì)中，則采用全并行的結(jié)構(gòu)，ACSU模塊的個(gè)數(shù)等于網(wǎng)格圖上的狀態(tài)數(shù)N=2k-1。譯碼器開始工作時(shí)，給路徑度量設(shè)定一個(gè)初始化正值。在度量升級過程中，路徑度量的不斷累加會造成溢出。因?yàn)樵诙攘可墪r(shí)只是比較大小，所以在每次度量升級之后，所有的路徑度量值減去路徑度量值中的最小值，而不會影響路徑度量向的大小關(guān)系。同時(shí)，為了下次路徑度量升級不出現(xiàn)負(fù)值，需要對所有的度量值加上一個(gè)恒定常數(shù)。經(jīng)過歸一化處理后的路徑度量，其最大值與最小值相差不超過2 q(k-1)。

　　所以，對于q比特而軟判決編碼長度為k的Viterbi譯碼器，其路徑度量長度為q+log2(k-1)比特。

　　MLD（Most-Likelihood-Decision）模塊用于在所有狀態(tài)的路徑度量中找出最大值，具有最大路徑度量的幸存路徑便是最大似然路徑。在時(shí)刻L時(shí)，MLD電路判決最大似然路徑，將其末端節(jié)點(diǎn)狀態(tài)送至TB模塊。同時(shí)為了保證下次的路徑度量升級不出現(xiàn)負(fù)值，還要找出最小值送到PMMI模塊，在其中進(jìn)行歸一化處理。

　　PMMI模塊和SPMI模塊分別是ACS模塊與路徑度量存儲器PMM（Path Metric Memory）之間和幸存路存儲器SPM（Survivor Path Memory）與MLD模塊之間的接口模塊。同時(shí)，TB（TraceBack）模塊也通過SPMI模塊讀取幸存路徑存儲器信息。針對不同的存儲方式，SPMI和PMMI的復(fù)雜程度也不同。ACSU模塊的復(fù)用程度越高，其接口電路越復(fù)雜。