基于L6562芯片的高功率因數(shù)boost電路的基本原理及設計

COMP：該引腳同時為電壓誤差放大器的輸出端和芯片內(nèi)部乘法器的一個輸人端。反饋補償網(wǎng)絡接在該引腳與引腳INV之間；

MULT：該引腳為芯片內(nèi)部乘法器的另一輸入端；

CS：該腳為芯片內(nèi)部PWM比較器的反相輸入端，可通過電阻R6來檢測MOS管電流；

ZCD：該腳為電感電流過零檢測端，可通過一限流電阻接于Boost電感的副邊繞組。R7的選取應保證流入ZCD引腳的電流不超過3 mA；

GND：該引腳為芯片地，芯片所有信號都以該引腳為參考，該引腳直接與主電路地相連；GD：為MOS管的驅(qū)動信號輸出引腳。為避免MOS管驅(qū)動信號震蕩，一般在GD引腳與MOS管的柵極之間連接一十幾歐姆到幾十歐姆的電阻，電阻的大小由實際電路決定；

VCC：芯片電源引腳。該引腳同時連接于啟動電路和電源電路。

另外，在電路設計時，穩(wěn)壓管D2應選用15 V穩(wěn)壓管，電容C2應選用10μF的電解電容；二極管D5應選用快恢復二極管(如1N4148)；電阻R3應選用幾百千歐的電阻。

圖5給出了由L6562構(gòu)成的APFC電源的實際電路圖。圖中，輸入交流電經(jīng)整流橋整流后變換為脈動直流，作為Boost電路的輸入；電容C4用以濾除電感電流中的高頻信號，降低輸入電流的諧波含量；電阻R1和R2構(gòu)成電阻分壓網(wǎng)絡，用以確定輸入電壓的波形與相位，電容C10用以慮除3號引腳的高頻干擾信號；Boost電感L的一個副邊繞組，一方面通過電阻R7將電感電流過零信號傳遞到芯片的5腳，另一方面作為芯片正常工作時的電源；芯片驅(qū)動信號通過電阻R8和R9連到MOS管的門極；電阻R11作為電感電流檢測電阻，用以采樣電感電流的上升沿(MOS管電流)，該電阻一端接于系統(tǒng)地，另一端同時接在MOS管的源極，同時經(jīng)電阻R10接至芯片的4腳；電阻R5和R6構(gòu)成電阻分壓網(wǎng)絡，同時形成輸出電壓的負反饋回路；電容C9連接于芯片1、2腳之間，以組成電壓環(huán)的補償網(wǎng)絡；電阻R4，電容C6，二極管D5，穩(wěn)壓管D6和Boost電感的副邊則共同構(gòu)成芯片電源。

3 Boost電感的設計

本設計采用AP法則來設計Boost電感。其原理是首先根據(jù)設計要求計算所需電感：

式中，Virms為輸入電壓有效值；Vo為輸出電壓，fsw(min)為MOS管的最小工作頻率，通常在20kHz以上；Pi為輸入功率。計算要求的AP值為：

式中，Ku為磁芯窗口利用率，Jc為電流密度，IL(pk)為電感電流峰值。

根據(jù)(4)式的計算結(jié)果可選擇磁芯的AP值(大于AP_req，AP=AeAw，單位為m4)。

然后根據(jù)所選磁芯來計算原邊匝數(shù)及所需氣隙。副邊匝數(shù)一般按10：1選取。

4 實驗波形分析

為了驗證以上設計的合理性，本文設定最小輸入電壓為187 V，最大輸入電壓為264 V，輸入頻率為50 Hz，輸出電壓為400 V，PF=0．99，效率為87％，輸出功率26．5 W，最小工作頻率為65 kHz來進行實物實驗，同時根據(jù)計算，并通過IL(pk)=465．3 mA來選