工程師講解設(shè)計安全工業(yè)芯片系統(tǒng)的驗證方法

工業(yè)自動化、物流以及智能電網(wǎng)等很多工業(yè)領(lǐng)域都要求機(jī)械設(shè)備和產(chǎn)品具有安全性，經(jīng)過了功能安全認(rèn)證。當(dāng)開發(fā)必須符合全世界安全標(biāo)準(zhǔn)的機(jī)械設(shè)備時，靈活性和逐漸增高的安全成本是非常重要的決定因素。在這些應(yīng)用中，安全要求產(chǎn)生了新的機(jī)械開發(fā)過程，增加了電子設(shè)備的復(fù)雜度，一般會導(dǎo)致顯著增加硬件成本，延長了產(chǎn)品面市時間。工業(yè)芯片系統(tǒng)能夠幫助工程師在獲得IEC 61508產(chǎn)品認(rèn)證過程中節(jié)省18個月的設(shè)計時間。具有Altera FPGA等經(jīng)過認(rèn)證的器件意味著，設(shè)計人員可以充分發(fā)揮FPGA的靈活性優(yōu)勢，不用擔(dān)心這些器件能否用于安全應(yīng)用。

設(shè)計挑戰(zhàn)

? 采用“安全”設(shè)計方法以及安全概念。

? 需要更多的工程投入(時間和技術(shù))，結(jié)果產(chǎn)品推遲面市，提高了總體擁有成本。

? 工程管理，采集所有系統(tǒng)組件的數(shù)據(jù)，根據(jù)安全規(guī)范要求對工程進(jìn)行記錄。

成功設(shè)計的關(guān)鍵是采用經(jīng)過驗證的設(shè)計方法，合格的工具和器件作為產(chǎn)品的一部分，從產(chǎn)品開發(fā)的一開始就考慮安全問題。

典型的應(yīng)用步驟

? 體系結(jié)構(gòu)開發(fā)

? 組件選擇

? 應(yīng)用設(shè)計實現(xiàn)

? 集成和測試

? 發(fā)布

應(yīng)用設(shè)計實現(xiàn)

通信協(xié)議、FPGA的存儲器接口IP、或者嵌入在FPGA中的Altera Nios? II嵌入式處理器IP等復(fù)雜系統(tǒng)功能，通常用于運(yùn)行驅(qū)動應(yīng)用中工業(yè)以太網(wǎng)協(xié)議的軟件堆棧，這些都需要進(jìn)行安全應(yīng)用分析、測試和認(rèn)證。

安全驅(qū)動的例子

具有安全I(xiàn)/O的這一驅(qū)動實例采用了Altera認(rèn)證過的FPGA設(shè)計工具Quartus II軟件9.0 SP2，以及所建議的設(shè)計方法實現(xiàn)這一應(yīng)用實例。此外，如圖1所示，這一應(yīng)用使用了兩片F(xiàn)PGA，而沒有采用外部處理器和DSP。該應(yīng)用被劃分成幾個Nios II軟核處理器內(nèi)核。第一個Nios II軟核處理器提供通信堆棧支持，第二個處理系統(tǒng)控制，第三個Nios II處理器集成在電機(jī)控制模塊中。對電機(jī)控制算法進(jìn)行了劃分，其軟件部分運(yùn)行在Nios II處理器上，針對這一應(yīng)用而專門開發(fā)的硬件模塊加速電機(jī)控制環(huán)的實現(xiàn)。外部安全控制器提供SIL3應(yīng)用所需要的冗余功能。

圖1.安全驅(qū)動的兩片F(xiàn)PGA實現(xiàn)

這一解決方案在一片F(xiàn)PGA中結(jié)合了安全控制器和現(xiàn)場總線控制器，使用Altera的SOPC Builder系統(tǒng)集成工具，集成了Nios II軟核處理器、其他通信IP模塊，以及編碼器接口和存儲器接口。芯片驅(qū)動的安全性

對于FPGA中關(guān)鍵而又常用診斷任務(wù)的底層監(jiān)視功能，這一實例使用了Altera的安全認(rèn)證診斷IP模塊。這些診斷IP設(shè)計滿足IEC 61508規(guī)范要求，完成以下常用診斷功能：

? 循環(huán)冗余校驗(CRC)計算——用于很多系統(tǒng)中，特別適用于現(xiàn)場總線應(yīng)用。

? 提取時鐘檢查——這一內(nèi)核檢查是否有系統(tǒng)時鐘以及時鐘頻率。

? SEU檢查控制器——這一模塊采用了器件中的內(nèi)置軟錯誤檢查硬件，監(jiān)視軟錯誤導(dǎo)致的變化。

由于這些硬核IP是在FPGA邏輯區(qū)中實現(xiàn)的，因此，系統(tǒng)處理器不再承擔(dān)這些任務(wù)。在認(rèn)證方法方面，Altera采用了IEC規(guī)范，分析了FPGA設(shè)計方法和相關(guān)要求。從這一分析中，Altera形成了工具流文檔。這一工具流的中心主題是對Altera開發(fā)的FPGA V-Flow的描述，如圖2所示。