基于FPGA的TDICCD8091 驅(qū)動(dòng)時(shí)序電路設(shè)計(jì)

作者：時(shí)間：2013-11-05 來(lái)源：網(wǎng)絡(luò)

英飛凌汽車(chē)電子生態(tài)圈
- 掃碼關(guān)注
  獲取最新最全汽車(chē)電子
  技術(shù)方案與實(shí)用技巧

整個(gè)時(shí)序程序信號(hào)總流程圖如圖4所示。程序總共由7個(gè)模塊組成：輸入同步時(shí)鐘模塊產(chǎn)生頻率20 MHz的主時(shí)鐘CLK,CLK 通過(guò)分頻模塊產(chǎn)生頻率36 kHz 的CLK1 和頻率5 MHz 的CLK2;信號(hào)控制模塊在主時(shí)鐘CLK 的同步作用下分別產(chǎn)生控制信號(hào)VClr、VSHClr 和HClr;輸入處理模塊對(duì)輸入主時(shí)鐘CLK做去抖動(dòng)處理后輸出時(shí)鐘信號(hào)CLK0;V 信號(hào)產(chǎn)生模塊輸出光積分區(qū)域行轉(zhuǎn)移所需的12 kHz 占空比為50%的三相時(shí)鐘信號(hào)V1、V2、V3;VHS信號(hào)產(chǎn)生模塊輸出12 kHz占空比小于5%的移位時(shí)鐘信號(hào)VHS1、VHS2、VHS3;H信號(hào)產(chǎn)生模塊輸出水平移位讀出區(qū)域所需的20 MHz占空比50%的四相時(shí)鐘信號(hào)H1、H2、H3、H4,以及FOG讀出時(shí)鐘信號(hào)和RG復(fù)位脈沖信號(hào)。

本文引用地址：http://www.ex-cimer.com/article/228012.htm

基于FPGA的TDICCD8091 驅(qū)動(dòng)時(shí)序電路設(shè)計(jì)

3.2 時(shí)序仿真結(jié)果

時(shí)序設(shè)計(jì)采用Altera公司的Quartus Ⅱ作為開(kāi)發(fā)平臺(tái)，EP3C25Q240為硬件平臺(tái)?？偟臅r(shí)序仿真結(jié)果如圖5所示，結(jié)果表明所有仿真信號(hào)滿足2.2節(jié)中的信號(hào)要求;圖6為FPGA上測(cè)得V1、V2的相位關(guān)系，圖7為FPGA上測(cè)得H1、H2相位關(guān)系，結(jié)果表明相位關(guān)系正確，能夠保證每個(gè)時(shí)刻至少有一個(gè)高電平和一個(gè)低電平，保證像元電荷的正常讀出。

4 結(jié)語(yǔ)

時(shí)序在硬件電路中成功驅(qū)動(dòng)了TDICCD8091工作，驗(yàn)證了軟硬件的正確性和準(zhǔn)確性。程序設(shè)計(jì)利用同步時(shí)鐘控制全局電路的思想，避免競(jìng)爭(zhēng)與冒險(xiǎn)，提高了程序的可靠性;采用模塊化設(shè)計(jì)思想提高程序的可重用性、可測(cè)試性、可讀性及可維護(hù)性;狀態(tài)機(jī)的設(shè)計(jì)方法提高了程序運(yùn)行的穩(wěn)定性。

新聞中心

基于FPGA的TDICCD8091 驅(qū)動(dòng)時(shí)序電路設(shè)計(jì)

評(píng)論

相關(guān)推薦

技術(shù)專(zhuān)區(qū)