集成電源噪聲抑制的時鐘源簡化FPGA系統(tǒng)的電源設(shè)計(jì)

　　1 引言

　　就本質(zhì)而言，F(xiàn)PGA是一種耗電設(shè)備，需要復(fù)雜的電能傳輸和多電壓軌。單芯片通常有數(shù)瓦功耗，運(yùn)行在1.8V、2.5V和3.3V電壓軌。激活的高速片上串行解串器（sERDEs）會增加幾瓦功耗，并且使電能輸送策略復(fù)雜化。當(dāng)FPGA功耗增加時，對敏感的模擬和混合信號子系統(tǒng)性能的要求也隨之增加。其中最重要的是時鐘子系統(tǒng)，它們?yōu)镕PGA和其他板級元件提供低抖動的時鐘參考。

　　2降低電源噪聲，提高轉(zhuǎn)換效率的通用方法

　　耗電系統(tǒng)無法避免電源噪聲。

　　一般而言，系統(tǒng)設(shè)計(jì)者應(yīng)盡可能的嘗試使用低噪聲線性電源。然而，過高的管耗通常阻止了線性穩(wěn)壓器的應(yīng)用。當(dāng)使用線性設(shè)備時，如果不計(jì)負(fù)載電流，調(diào)節(jié)3.3V輸入到1.8V輸出的轉(zhuǎn)換效率僅有54%.低轉(zhuǎn)換效率把電能消耗在穩(wěn)壓器而不是負(fù)載上，使線性設(shè)備無法滿足許多高性能應(yīng)用的要求。

　　2 LDo的優(yōu)缺點(diǎn)

　　通過減少調(diào)節(jié)過程中輸入到輸出的電壓差，低壓差線性穩(wěn)壓器（LDO）的應(yīng)用有助于提高轉(zhuǎn)換效率。例如，2.5V到1.8V調(diào)節(jié)可為全部負(fù)載提供高達(dá)72%的轉(zhuǎn)換效率。

　　這在負(fù)載所需電流不超過500mA時，通常是一個好的做法。然而，當(dāng)負(fù)載需要lA~3A的電流消耗時，LDO就不能提供太大的幫助了。當(dāng)穩(wěn)壓器處于輸入輸出電壓差范圍之內(nèi)時，它不能再進(jìn)行有效的調(diào)節(jié)。

　　其外在表現(xiàn)就像一個電阻器，無法響應(yīng)負(fù)載電流或輸入電壓的變化。

　　結(jié)果削弱了穩(wěn)壓器的噪聲抑制能力，不適合為敏感電路模塊供電。

　　為了保持良好的調(diào)節(jié)和噪聲抑制能力，LDO必須使用比它們輸入輸出電壓差規(guī)范中規(guī)定的更高的輸入電壓供電，這降低了轉(zhuǎn)換效率。為滿足輸入輸出電壓差的條件要求，多個LDO可并聯(lián)在一起，以減少通過每個穩(wěn)壓器的負(fù)載電流。但是，復(fù)雜的結(jié)構(gòu)和高昂的成本使得這個替代方案沒有什么吸引力。

　　3 開關(guān)穩(wěn)壓器的優(yōu)缺點(diǎn)

　　提高轉(zhuǎn)換效率和維持寬負(fù)載電流范圍調(diào)節(jié)的更實(shí)際的方法是使用開關(guān)穩(wěn)壓器。開關(guān)穩(wěn)壓器有高達(dá)85%一95%的轉(zhuǎn)換效率，這常常使其成為FPGA的唯一選擇。隨著效率的提升，伴隨而來的副作用是多達(dá)50mVp-p“100mVp-p的電壓紋波噪聲。由于FPGA邏輯和I/O電路的高功耗，導(dǎo)致通常低于50mV.的開關(guān)紋波要求是高成本和不切實(shí)際的。

　　4 其它噪聲和挑戰(zhàn)

　　另一種噪聲來源是FPGA本身。結(jié)構(gòu)內(nèi)系統(tǒng)時鐘可能運(yùn)行在數(shù)十到數(shù)百兆赫茲。當(dāng)高功率數(shù)字邏輯運(yùn)行時，其產(chǎn)生的噪聲瞬變波及到各種電源層。快速瞬變產(chǎn)生高能量毛刺，需要電源濾波器進(jìn)行平滑處理。由于大多數(shù)電源去耦優(yōu)化僅僅在一個或幾個頻率上呈現(xiàn)低阻抗，因此很難甚至不可能清除所有電源軌上的高頻噪聲。噪聲會通過電源傳播到其他子系統(tǒng)，特別是那些靠近FPGA的子系統(tǒng)。　　FPGA面臨著另~個挑戰(zhàn)。當(dāng)邏輯或I/O電路在低和高功率運(yùn)行狀態(tài)之間切換時，負(fù)載電流顯著波動。當(dāng)邏輯電路進(jìn)入集中運(yùn)行的高功率運(yùn)行狀態(tài)，電源的負(fù)載加重。

　　當(dāng)邏輯電路進(jìn)入低功耗狀態(tài)，負(fù)載減輕，電源返回正常狀態(tài)。許多活動能夠產(chǎn)生這種負(fù)載變化，而且這些活動的變化規(guī)律一般是無法預(yù)測或控制的。負(fù)載變化在電源軌上產(chǎn)生低頻包絡(luò)，一般低于100kHz.

　　噪聲包絡(luò)可以使用額外的穩(wěn)壓器清除，但是增加了成本和電路板空間，減少了電源設(shè)備的利潤。

　　由于這些原因，當(dāng)與FPGA共用同一電源軌時，敏感模擬組件面臨著考驗(yàn)。在許多情況下，用戶可能會遇到莫名其妙的性能下降或異常等不可預(yù)知的行為。傳統(tǒng)的解決辦法是每個敏感時鐘系統(tǒng)使用隔離的電源供電，這些電源使用線性穩(wěn)壓器來過濾低頻噪聲，使用大量的由磁珠和陶瓷去耦電容組成的LC過濾高頻噪聲。然而，這不是一個理想的解決方案，因?yàn)樗黾恿顺杀竞驮O(shè)計(jì)復(fù)雜度。此外。它割裂了電源層，在提供低阻抗和可靠耦合的回路方面降低了性能。更好的解決辦法是保持一個連續(xù)的電源層，整個板上盡可能的完整。然而，為了利用這一優(yōu)勢，每個子系統(tǒng)必須能夠承受電源噪聲。

　　5 FPGA對時鐘源的特殊要求

　　當(dāng)前，F(xiàn)PGA嚴(yán)重依賴低抖動時鐘源，以滿足終端應(yīng)用需求。

　　FPGA可驅(qū)動背板、光學(xué)模塊，或GMII/xGMlI接口，所有這些都需要超低抖動的時間參考。如何運(yùn)行在FPGA弓I起的嘈雜環(huán)境中，已成為FPGA參考時鐘設(shè)計(jì)面I臨的主要挑戰(zhàn)。

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