智能手機(jī)省電秘訣：看如何從設(shè)計(jì)源頭來降低功耗

　　技術(shù)壁壘較高的是低電壓化。雖然半導(dǎo)體芯片截至90nm工藝一直在隨著微細(xì)化順利降低電壓，但之后SRAM的誤動作成為瓶頸，低電壓化越來越難以實(shí)現(xiàn)。目前的便攜終端用處理器的標(biāo)準(zhǔn)電壓只降到1.0～1.1V左右，最小驅(qū)動電壓降到0.8～0.9V左右。因此需要從根本上改進(jìn)電路技術(shù)。

　　推進(jìn)這類研究的是美國英特爾。該公司試制出了電力效率在閾值電壓附近最高的x86處理器“Claremont”。這是通過開發(fā)能以0.28V的極低電源電壓正常運(yùn)行的電路群來實(shí)現(xiàn)的。以接近閾值電壓的0.45V電源電壓運(yùn)行時，工作頻率為60MHz，電力效率最大為5830MIPS/W（整體耗電量為10mW）。以1.2V運(yùn)行時，工作頻率最大為915MHz，電力效率為1240MIPS/W（整體耗電量為737mW）。

　　漏電功率對策也在推進(jìn)

　　要想提高電力效率，還必須削減漏電功率。韓國三星電子在“Exynos”處理器上采用32nm工藝制造技術(shù)時，導(dǎo)入了high-k柵極絕緣膜/金屬柵極（即HKMG）。

　　與32nm工藝中未導(dǎo)入HKMG時相比，柵極漏電流降至約1/100，整體漏電流降至約1/10。另外，三星電子還首次采用了基板偏壓技術(shù)*。目的是根據(jù)裸片上的漏電功率和性能的監(jiān)控信息，減小制造偏差造成的性能下降和漏電功率。

　　*基板偏壓技術(shù)＝在硅基板上加載偏壓以動態(tài)控制閾值電壓的技術(shù)。通過加載負(fù)電壓提高閾值電壓以暫時抑制漏電流的后基板偏壓，或者通過加載正電壓降低閾值電壓以暫時提高速度的前基板偏壓。

　　為盡量削減正常處理時無需消耗的電力，而實(shí)施的對策是根據(jù)負(fù)荷改變工作頻率和電壓的DVFS*，以及以電路塊為單位的電源切斷和時鐘切斷操作。處理器本來就導(dǎo)入了以動態(tài)控制電力為目的的技術(shù)。通過將這些技術(shù)用于細(xì)微之處，使負(fù)荷和耗電量走勢基本上呈現(xiàn)同樣的曲線走勢。

　　*DVFS（dynamic voltage and frequency scaling）＝在LSI中，通過根據(jù)處理負(fù)荷等動態(tài)控制電源電壓和工作頻率，從而削減耗電量的方法。以LSI根據(jù)軟件指示變更設(shè)定的形態(tài)運(yùn)行。

　　從細(xì)微之處入手，瑞薩移動的做法可謂典型。該公司的母公司瑞薩電子在用于傳統(tǒng)手機(jī)的應(yīng)用處理及基帶處理整合型處理器“SH-Mobile G”系列中，將DVFS應(yīng)用到了CPU內(nèi)核中，并對電源域和時鐘系統(tǒng)進(jìn)行了細(xì)分化。

　　而瑞薩移動面向智能手機(jī)開發(fā)的“MP5232”則對CPU內(nèi)核的工作頻率設(shè)定以及電源域和時鐘系統(tǒng)則進(jìn)行了更加細(xì)致的劃分（圖7）。“由于必須配置電源開關(guān)，因此并不是只要細(xì)分就完事了。我們設(shè)想了智能手機(jī)的使用情況，找到了最佳劃分點(diǎn)”（瑞薩移動移動多媒體事業(yè)本部SoC事業(yè)部事業(yè)部長服部俊洋）。

　　圖7：根據(jù)利用情況對電力進(jìn)行極其細(xì)微的控制

　　瑞薩移動面向智能手機(jī)開發(fā)的“MP5232”與用于傳統(tǒng)手機(jī)的處理器相比，可以根據(jù)利用情況對電力進(jìn)行極其細(xì)微的控制。CPU內(nèi)核的工作頻率設(shè)定、電源域的數(shù)量以及時鐘系統(tǒng)的數(shù)量均大幅增加。　　對每個CPU內(nèi)核控制頻率

　　美國高通的“Snapdragon”系列采用根據(jù)多個CPU內(nèi)核進(jìn)行DVFS的方式。向一個內(nèi)核施加較大負(fù)荷時，如果其他內(nèi)核的負(fù)荷較小，則會削減負(fù)載較小的內(nèi)核的工作頻率（圖8）。其他半導(dǎo)體廠商則采用對內(nèi)核群統(tǒng)一進(jìn)行DVFS的方法，即根據(jù)處理負(fù)荷統(tǒng)一改變多個CPU內(nèi)核的工作頻率。

　　圖8：按照多個CPU內(nèi)核進(jìn)行DVFS

　　高通在“Snapdragon”系列的多核產(chǎn)品中，按照各CPU內(nèi)核進(jìn)行了動態(tài)控制電壓和頻率的DVFS。通過向各CPU內(nèi)核供給其他系統(tǒng)的電力和時鐘，提高了對處理負(fù)荷的追隨性。

　　按內(nèi)核進(jìn)行DVFS的方法存在電源電路部件增加的問題，不過“該方式能防止當(dāng)單線程的處理負(fù)荷較大時，其他內(nèi)核以不必要的高頻率運(yùn)行狀態(tài)，我們判斷這樣做的優(yōu)勢更大一些”（高通日本CDMA技術(shù)營銷及業(yè)務(wù)開發(fā)統(tǒng)括部長須永順子）。除了雙核產(chǎn)品外，四核產(chǎn)品也采用相同的方式。

　　DVFS和電源切斷的徹底實(shí)施在基帶處理LSI方面也得到了推進(jìn)。尤其是“在整合型處理器中，基帶處理部也容易細(xì)微地控制電力”（高通日本的須永）。不僅是成本和安裝面積，耗電量也可能成為選擇整合型處理器的理由。

　　適當(dāng)使用效率各異的CPU

　　今后，處理器將導(dǎo)入的新低耗電量化舉措之一是電路的“混合”化。在智能手機(jī)中，“所要求的處理動態(tài)范圍比傳統(tǒng)手機(jī)大幅擴(kuò)大。今后還會進(jìn)一步擴(kuò)大”（瑞薩移動的服部）。在處理負(fù)荷非常小時和非常大時區(qū)分使用最佳電力效率的電路——這類對策將得到推進(jìn)。

　　混合化從耗電量尤其大的CPU部分開始。最先得到應(yīng)用的是美國英偉達(dá)在“Tegra 3”中采用的“4-PLUS-1”技術(shù)。這是在同一枚裸片上混載采用LP（低電力）工藝的低電力CPU內(nèi)核和采用G（普通）工藝的主CPU內(nèi)核群的做法，可根據(jù)負(fù)荷切換使用（圖9）。CPU內(nèi)核采用相同的微架構(gòu)。

　　圖9：利用不同的制造工藝安裝

　　區(qū)分使用CPU的英偉達(dá)在“Tegra3”中導(dǎo)入了可以區(qū)分使用以低電力工藝制造的CPU內(nèi)核以及以普通工藝制造的CPU內(nèi)核的“4-PLUS-1”技術(shù)。為了不使切換點(diǎn)附近頻繁發(fā)生切換，采取了預(yù)防措施。

　　“從決定切換到完成切換所需時間不到2ms，用戶應(yīng)該注意不到”（英偉達(dá)日本技術(shù)營銷工程師Steven Zhang）。不過，如果負(fù)荷剛好在切換邊界附近變化，可能會頻繁進(jìn)行切換處理，因此配備了在重復(fù)