多個(gè)AD9779 TxDAC器件的同步

　　為確保同步，SYNC_I的最大速率為DATACLK/2,其中DATACLK是AD9779的輸入數(shù)據(jù)速率（不是DACCLK）。圖6給出了應(yīng)用SYNC_I的兩個(gè)可能示例。在這兩個(gè)例子中，AD9779均處于4×插值模式，SYNC_I以DACCLK/8的速度運(yùn)行。因此，4×線也是DATACLK輸出信號(hào)。在圖6 （a）中，DACCLK偏移值設(shè)為00000.在內(nèi)部SYNC_I延遲（a）信號(hào)的上升沿，DACCLK上升沿使所有DATACLK輸出位復(fù)位到0.注意，為在時(shí)間（X）設(shè)置4×線，SYNC_I延遲必須發(fā)生在相對(duì)于DACCLK的窗口（Y）。如果SYNC_I延遲（a）的發(fā)生時(shí)間略微提前或落后于此窗口，4×線的上升沿將提前或滯后一個(gè)DACCLK周期。

　　注意，當(dāng)DACCLK偏移值為00000時(shí)，應(yīng)用SYNC_I延遲（a）與4×線的上升沿之間存在一個(gè)DACCLK周期的延遲。

　　在圖6 （b）中，DACCLK偏移值在時(shí)間（Z）設(shè)為00010.因此，8×、4×和2×設(shè)為010（與DACCLK偏移位一致）。4×線（DATACLK輸出）的下一個(gè)上升沿出現(xiàn)在3個(gè)DACCLK周期之后。

　　如果多個(gè)DAC在某一時(shí)間窗口內(nèi)接收到SYNC_I脈沖，并且它們?nèi)季哂邢嗤腄ACCLK偏移值，則其DATACLK信號(hào)同步。因此，多個(gè)AD9779器件的數(shù)據(jù)鎖存同時(shí)發(fā)生。

　　在初始同步期間，2×、4×和8×計(jì)數(shù)器位可能不連續(xù)。這就是說，在初始應(yīng)用SYNC_I上升沿時(shí)，計(jì)數(shù)器可能處于這樣一種狀態(tài)，使得同步可能導(dǎo)致其改變多個(gè)值。然而，在初始同步完成后，只要SYNC_I的速度保持DATACLK/2或更慢，那么同步脈沖只會(huì)在2×、4×和8×位復(fù)位到0時(shí)出現(xiàn)。（這似乎是多余的，但在實(shí)現(xiàn)同步后，SYNC_I脈沖實(shí)際上不必應(yīng)用。）初始脈沖后的周期性SYNC_I脈沖主要用于AD9779器件失去同步這一罕有場(chǎng)合。電源毛刺或不良時(shí)鐘脈沖觸發(fā)系統(tǒng)中的某些但不是全部AD9779器件時(shí)，可能發(fā)生器件失去同步的情況。

　　時(shí)序規(guī)格。

　　第一個(gè)需要注意的時(shí)序規(guī)格是SYNC_I與REFCLK之間的關(guān)系，如圖7所示。從AD9779數(shù)據(jù)手冊(cè)可知，所需的時(shí)序規(guī)格為：tS = -0.2 ns,tH = 1.0 ns.

圖7. REFCLK與SYNC_I的時(shí)序關(guān)系

　　如果DACCLK OFFSET值被設(shè)置為非0值，則圖7所示的DACCLK信號(hào)會(huì)左移一個(gè)DACCLK周期。同樣，如果SYNC_I_DELAY被設(shè)置為非0值，則SYNC_I_DELAY每遞增一次，圖7中的SYNC_I信號(hào)就會(huì)左移AD9779數(shù)據(jù)手冊(cè)給定的SYNC_I_DELAY增量。

　　第二個(gè)重要時(shí)序規(guī)格是DATACLK輸出與數(shù)字輸入數(shù)據(jù)之間的時(shí)序關(guān)系，該時(shí)序信息如圖8所示。當(dāng)DATACLK_DELAY_ENABLE復(fù)位時(shí)，這些值有效。如果DATACLK_DELAY_ENABLE置1,則DATACLK發(fā)生延遲（移至圖8右側(cè)），而數(shù)字輸入數(shù)據(jù)的采樣點(diǎn)保持靜止。因此，tS和tH的阻擋窗口相對(duì)于DATACLK左移。DATACLK_DELAY_ENABLE置1時(shí)，每遞增一次的平均延遲和DATACLK_DELAY的增量值參見AD9779數(shù)據(jù)手冊(cè)。

圖8. 建立保持、DATACLK到輸入數(shù)據(jù)

　　建立保持?jǐn)?shù)據(jù)與REFCLK的關(guān)系參見AD9779數(shù)據(jù)手冊(cè)，某些應(yīng)用中該數(shù)據(jù)也是必要的。