針對高速串行接口設計的高效時鐘解決方案

數(shù)字系統(tǒng)的設計師們面臨著許多新的挑戰(zhàn)，例如使用采用了串行器/解串器（SERDES）技術的高速串行接口來取代傳統(tǒng)的并行總線架構?；赟ERDES的設計增加了帶寬，減少了信號數(shù)量，同時帶來了諸如減少布線沖突、降低開關噪聲、更低的功耗和封裝成本等許多好處。而SERDES技術的主要缺點是需要非常精確、超低抖動的元件來提供用于控制高數(shù)據(jù)速率串行信號所需的參考時鐘。即使嚴格控制元件布局，使用長度短的信號并遵循信號走線限制，這些接口的抖動余地仍然是非常小的。

固定頻率振蕩器可用于很多通用的SERDES標準；但是，這些解決方案價格昂貴。此外，這種做法缺乏靈活性，并且使調試、測試和生產變得困難。

另一種解決方案是使用可編程時鐘器件，如萊迪思的ispClock系列，以及一個低成本的CMOS振蕩器。ispClock器件具有超低抖動特性，同時保留了用戶可編程器件所提供的靈活性，從而滿足SERDES時鐘的一系列要求。本文將解釋如何更有效地使用可編程時鐘器件，實現(xiàn)各種基于SERDES接口的參考時鐘子系統(tǒng)。下面將詳細研究一個XAUI的應用示例。

SERDES參考時鐘源的設計挑戰(zhàn)

無論是在一個FPGA、SoC還是ASSP中，為任何基于SERDES的協(xié)議選擇一個參考時鐘源都是非常具有挑戰(zhàn)性的。器件成本、通過耦合高速信號使得噪聲最小化、超低抖動要求、由于信號長度匹配的要求而對走線的限制、考慮周全的電源供電設計（包括噪聲的考慮、元件布局上的限制、信號布線的要求和電源去耦）以及測試/生產要求，這些都必須考慮到并對各個因素的利弊進行權衡分析。

傳統(tǒng)驅動SERDES參考時鐘的方法是使用一個真正的差分輸出振蕩器，特別選擇固定適合的頻率，來實現(xiàn)低抖動和較小的相位噪聲。該解決方案非常昂貴而且不夠靈活，無法在以后的設計中再次使用。固定的解決方案，就其本質而言也限制了靈活性，為一種接口而設計的時鐘系統(tǒng)不能方便地在另一個新的設計中使用。相反，新的設計必須從頭開始，還可能需要使用不同的器件、不同的架構或改變電路板原來的布局布線和走線規(guī)范。備貨、測試和生產也會更加復雜：固定頻率器件需要預備多個器件以符合不同標準，從而增加了生產費用。如果器件不能更改時鐘頻率或不能覆蓋整個時鐘輸出范圍，那么子系統(tǒng)的測試和調試會更加困難。

固定頻率、低抖動差分振蕩器采用的工藝通常不包括產生輸出頻率的內部PLL電路，因而這些器件在頻域分析中會有噪聲邊帶和多重模式分布。同時尋找理想的終端和差分I/O邏輯標準并保持穩(wěn)定的電源供電也同樣存在挑戰(zhàn)。根據(jù)參數(shù)規(guī)格、數(shù)量、包裝和溫度范圍，這些振蕩器成本在12美元至50美元。

像萊迪思半導體公司的ispCLOCK 5406D這樣一種新興的可編程邏輯器件，提供了靈活、超低抖動和低成本的解決方案來驅動SERDES參考時鐘。這些器件和低成本的CMOS振蕩器能夠滿足FPGA、SoC和ASSP的SERDES參考時鐘所需的嚴格超低抖動要求。此外，這種增強型的應用實現(xiàn)保持了器件低成本的同時還簡化了設計、測試和生產。由于這些器件是可編程的，因而可以僅通過對時鐘進行不同功能的編程來實現(xiàn)設計重用。例如：輸出可以改為不同的標準——可能是從LVDS變?yōu)長VPECL——使用不同接口代替昂貴的晶振?；趇spClock的設計可以在多個未來的設計中使用，以縮短產品上市時間、降低庫存并簡化生產制造。甚至可以實現(xiàn)現(xiàn)場的功能更改，實現(xiàn)便捷的更改、升級并提高服務質量。由于這些時鐘器件有多個帶有單獨相位偏移和時間偏移的輸出，因而可以“覆蓋”很廣的測試范圍，能更好地確定元件的容限值，實現(xiàn)更穩(wěn)定的系統(tǒng)。

一個采用低成本的振蕩器和一個ispClock5400D器件的系統(tǒng)示例如下面圖1所示。振蕩器通過使用一些電容和鐵氧體磁環(huán)來實現(xiàn)去耦并隔離電源噪聲。單端振蕩器輸出與分壓器一起為時鐘器件上的參考輸入提供一個差分信號。將參考信號布線盡可能的靠近，可以盡可能地減少共模噪聲，提高信號的完整性。

圖1：低成本振蕩器和ispClock5400D超低抖動參考時鐘。

使用ispClock5406D實現(xiàn)XAUI參考時鐘源

通常我們能在XAUI設計中找到SERDES應用。XAUI SERDES的工作頻率為3.125GHz，并有0.35 UI（單位間隔）的嚴格的抖動要求，一個單位間隔為一個完整的波形周期。（3.125 GHz的周期是1/3.125GHz或320ps。那么320ps的0.35 UI就是120ps）。一種常見的建立片上3.125GHz SERDES時鐘的方法是利用一個精確的輸入?yún)⒖紩r鐘，時鐘頻率為1/10的SERDES速率或312.5MHz。該參考時鐘必須足夠精確，以保證SERDES設計能滿足XAUI規(guī)范的嚴格抖動要求。

isp5406D可通過基于GUI的設計軟件（萊迪思的PAC - Designer 5.2）輕松配置。配置ispClock5406D的GUI如圖2所示。可通過該器件的框圖定義不同的配置選項。用戶只需簡單地雙擊框圖中的功能，然后會打開一個對話框，顯示該功能的各種可編程選擇。例如，在右上角的對話框中，用戶可以輸入?yún)⒖紩r鐘頻率和反饋信號源。

圖2：PAC-Designer 5.2中顯示的萊迪思ispClock5406D框圖。

如圖2所示，環(huán)路濾波器和VCO塊的參考時鐘輸入源可以從REFA或REFB差分輸入中選擇。V分頻器塊使用環(huán)路濾波器和VCO塊的輸出來產生由PLL的幾分頻（2、4、8和16分頻）決定的四種頻率。來自輸出V分頻器塊或用于外部反饋的FBK輸入的反饋信號，提供了可與VCO“匹配”的參考時鐘。如果選擇輸出V 分頻器塊較小的分頻數(shù)的信號來匹配輸入?yún)⒖紩r鐘，其反饋信號將是選擇較大分頻數(shù)信號的幾倍，這就產生了有效的頻率是輸入?yún)⒖紩r鐘源幾倍的參考時鐘源。在本示例中，將78.125MHz的輸入?yún)⒖紩r鐘源加到REFA并將V 分頻器塊的8分頻輸出作為反饋，則其8分頻的輸出為78.125MHz，4分頻的輸出為156.25MHz，2分頻的輸出為312.5MHz。

V分頻器的輸出頻率可用于布線矩陣陣列，也可以分配給任意的isp5406D輸出。每個輸出都可以進行獨立的相位和時間偏移設置，可以針對走線延遲來調整輸出或其它細節(jié)方面的時序考慮。最后，輸出類型可以從M-LVDS、LVDS、LVPECL、HCSL x6、HSTL/eHSTL、SSTL 1.5V/SSTL 1.8V或SSTL 2.5V中任意選擇。在示例設計中312.5MHz和156.25MHz信號可通過BANK_0至BANK_3的輸出獲得，使用LVDS和LVPECL標準。還可以選擇REFB作為Bank 4和Bank 5的輸出。這可以通過一些簡單的時序調整來實現(xiàn)一個獨立的時鐘信號。

XAUI測試系統(tǒng)結果

測試系統(tǒng)使用了ispClock 5406D評估板和LatticeECP3 FPGA開發(fā)板。測試建立的框圖如圖3所示，該設計中的開發(fā)板照片上標識了左側是ispClock5406D板，右側是ECP3 FPGA板。（請注意，兩個板之間使用SMA電纜傳輸時鐘信號。這是一個比集成的時鐘解決方案更具挑戰(zhàn)性的信號環(huán)境。）

Epson CMOS振蕩器的工作頻率為78.125MHz，用作ispClock 5406D的參考時鐘。ispClock 5406D通過編程以4倍的參考頻率即312.5MHz，用作使用LatticeECP3 FPGA實現(xiàn)的XAUI設計的時鐘源。使用片上ECP3的CDR/PLL塊，實現(xiàn)了超低抖動、頻率為312.5MHz 10倍的參考時鐘。3.125GHz時鐘分配給高速的XAUI 功能部分：SERDES的接收器（RX）和發(fā)送器（TX）塊以及8b10b解碼和編碼塊。

圖3：使用ispClock 5406D的XAUI系統(tǒng)。

在抖動測試時，XAUI狀態(tài)機通過編程輸出標準的PRBS7測試圖形。這從TX塊和DOUT+/-信號上顯示出來，標識于圖3中LatticeECP3 FPGA塊的底部位置。這些輸出連接到Agilent DSO-81304B的輸入，以獲取詳細的抖動數(shù)據(jù)。圖4以圖形形式顯示了0℃下的重要測量結果。在-55℃和+85℃下也進行了類似的測量。圖4底部的表格顯示了測試過程中的關鍵抖動測量結果?？偠秳訙y量值需滿足120ps（0.35UI）的XAUI標準，即時在最差的情況下，當超過-55℃至+85℃溫度時，也必須滿足105.65ps和0.33UI。同樣，這些符合標準的結果是在使用兩塊獨立的開發(fā)板的情況下取得的。