PCB布線產(chǎn)生的寄生電感對DC-DC效率的影響

　　這種現(xiàn)象的原因在于慢速開關(guān)控制FET引起了額外的開關(guān)損耗，因?yàn)樵谧儞Q過程中控制FET的VDS較同步FET高 （同步FET的正向電壓降小）。此外，寄生電感對FET柵-漏電壓的反饋對總體HS-FET漏電流造成重要影響。通過比較，寄生源極電感對LS-FET漏電流的影響只是局部，這是因?yàn)榭赏ㄟ^同步FET的體二極管對其進(jìn)行旁路。

　　并聯(lián)MOSFET的影響

　　當(dāng)MOSFET并聯(lián)時(shí)，很多情況下每個(gè)單獨(dú)的MOSFET回路不可能具有相同的寄生現(xiàn)象。我們已經(jīng)研究了MOSFET漏極回路中的額外電感對于效率的影響。

　　從（見圖10）中，我們觀察到寄生電感的差異越大，效率下降得越大。引出的問題是：“如何優(yōu)化設(shè)計(jì)？”換句話說，使兩個(gè)MOSFET具有相同大的寄生電感，是否比保持原狀好？

　　結(jié)論

　　我們通過試驗(yàn)顯示寄生電感對于DC-DC轉(zhuǎn)換器中開關(guān)MOSFET效率的有害影響。 結(jié)論如下：

　　源極電路中電感的影響最為嚴(yán)重，其次是漏極電路中的類似電感。

　　在我們的試驗(yàn)板中，我們沒有發(fā)現(xiàn)與柵極電路電感相關(guān)的嚴(yán)重影響。

　　效率的降低與轉(zhuǎn)換器的切換頻率有密切關(guān)系。

　　效率的降低與負(fù)載電流有很大關(guān)系。在源極和漏極電路存在寄生電感的情況下，負(fù)載電流越大，效率下降越多。

　　在現(xiàn)今DC-DC轉(zhuǎn)換器應(yīng)用中，進(jìn)行功率系統(tǒng)PCB布線時(shí)要特別小心，在開關(guān)MOSFET周圍尤需注意。

　　使用多層板的優(yōu)點(diǎn)之一便是通過匯集盡可能多的層板中的電流，減小寄生電阻和電感。這樣可降低電阻損耗和寄生電感造成的損耗。

　　在設(shè)計(jì)高頻DC-DC轉(zhuǎn)換器時(shí)，存在許多與源極和漏極電路相關(guān)的寄生電感問題。首先是封裝電感，可行的做法是使用新近推出的低電感封裝，用于封裝開關(guān)MOSFET。第二項(xiàng)是PCB寄生電感，必須使用多層PCB并使跡線電感降至最小，以控制損耗。這樣設(shè)計(jì)人員便可以使用較少的幾個(gè)電容獲得更快速的動(dòng)態(tài)響應(yīng)，并成功實(shí)現(xiàn)高頻設(shè)計(jì)。

　　應(yīng)該將無法通過設(shè)計(jì)來避免的寄生電感移至同步FET回路中，因?yàn)橥紽ET中的電感對于總體效率的影響比控制FET回路中電感的影響小。備注：在低占空比的情況下，同步FET回路中的寄生電阻會(huì)顯著降低效率。需要在設(shè)計(jì) （跡線寬度、銅層厚度、有效的回路范圍、偏置等） 中作出復(fù)雜的折中平衡。

　　最好避免并聯(lián)MOSFET。替換MOSFET并聯(lián)的方法是增加額外的相位或使用更好的MOSFET。如果并聯(lián)不可避免，對于并聯(lián)的MOSFET，在設(shè)計(jì)上必須保證電氣對稱，以獲得相同的電流分配和相同的開關(guān)時(shí)間。