若干優(yōu)化POL電源設計的原則

　　1 引言

　　由于更高的集成度、更快的處理器運行速度以及更小的特征尺寸，內(nèi)核及I/O電壓的負載點（POL）處理器電源設計變得越來越具挑戰(zhàn)性。處理器技術(shù)的發(fā)展必須和POL電源設計技術(shù)相匹配。5年或10年以前使用的電源管理解決方案，對于當今的高性能處理器而言，可能不再那么行之有效了。因此，當我們?yōu)門I的DaVinci數(shù)字信號處理器 （DSP）進行POL電源解決方案設計時，對基本電源技術(shù)的充分了解可以幫助我們克服許多設計困難。本文將對一系列適用于該DaVinci處理器的電源去耦、浪涌電流、穩(wěn)壓精度和排序技術(shù)進行討論。我們將以使用了 TI 電源管理產(chǎn)品的一個電源管理參考設計為例來提供對這些論述的支持。

　　2 能量之源——大型旁路去耦電容

　　處理器所使用的全部電流除了由電源本身提供以外，處理器旁路和一些電源的大型電容也是提供電流的重要來源。當處理器的任務級別（level of activity）急劇變化而出現(xiàn)陡峭的負載瞬態(tài)時，首先由一些本地旁路電容提供瞬時電流——這種電容通常為小型陶瓷電容，其可以對負載的變化快速響應。隨著處理速度的增加，對于更多能量存儲旁路電容的需求變得更為重要。另一個能量來源是電源的大型電容。為了避免出現(xiàn)穩(wěn)定性問題，必須注意一定要確保電源的穩(wěn)定性，并且可以利用添加的旁路電容正確地啟動。因此，我們要保證對電源反饋回路的補償以適應額外的旁路電容。電源評估板 （EVM） 在試驗臺上可能非常有效，但在負載附近添加了許多旁路電容的情況下其性能可能會發(fā)生變化。

　　作為一個經(jīng)驗法則，我們可以通過盡可能近的在處理器功率引腳處放置多個0603或0402電容（60用于內(nèi)核電壓，而30用于DM6443的I/O電壓），從而將DaVinci電源電壓從系統(tǒng)噪聲中完全去耦。更小型的0402電容是較好的選擇，因為其寄生電感較低。較小的電容值（例如，560pF）應該最為接近功率引腳，其距離僅為1.25cm。其次，最為接近功率引腳的是中型旁路電容（例如，220nF）。建議每個電源至少要使用8個小型電容和8個中型電容，并且應緊挨著BGA過孔安裝（占用內(nèi)部BGA空間，或者至少應在外部角落處）。在更遠一點的地方，可以安裝一些較大的大型電容，但也應該盡可能地靠近處理器。

　　3 浪涌電流

　　具有大旁路電容的電源存在啟動問題，因為電源可能無法對旁路電容充電，而其正是啟動期間滿足處理器要求所需要的。因此，在啟動期間，過電流可能會引起電源的關(guān)斷，或者電壓可能會暫時地下降（變?yōu)榉菃握{(diào)狀態(tài)）。一個很好的設計實踐是確保電壓在啟動期間不發(fā)生壓降、過沖或承受長時間的高壓狀態(tài)。為了減少浪涌電流，可以通過增加內(nèi)核電壓電源的啟動時間，來允許旁路電容緩慢地充電。許多DC/DC調(diào)節(jié)器都具有獨特的可調(diào)軟啟動引腳，以延長電壓斜坡時間。如果調(diào)節(jié)器不具有這種軟啟動引腳，那么我們可以利用一個外部 MOSFET 以及一種RC充電方案，來從外部對其進行實施。我們還推薦使用一種帶有電流限制功能的DC/DC調(diào)節(jié)器，來幫助維持一種單調(diào)的電壓斜坡。實施一個軟啟動方案有助于滿足DaVinci處理器的排序要求。

　　4 排序

　　越來越多的處理器廠商將提供推薦的內(nèi)核及I/O上電排序的時序準則。一旦獲知時序要求，POL電源設計人員便可選擇一種適當?shù)募夹g(shù)。對一個雙路電源上電和斷電的方法有很多種：順序排序和同時排序是最為常用的兩種方法。

　　當在內(nèi)核和I/O上電之間要求一個較短的毫秒級時間間隔時，我們就可以實施順序排序。實施順序排序的一種方法是，只需將一個穩(wěn)壓器的 PWERGOOD引腳連接至另一個穩(wěn)壓器的ENABLE引腳即可。當內(nèi)核和I/O電壓差在上電和斷電期間需要被最小化時，就需要使用同時排序。要實施同時排序，內(nèi)核和I/O電壓應彼此緊密地跟蹤，直到達到較低的理想電壓電平。在這一點上，較低的內(nèi)核電壓達到了其設定值要求，而較高的I/O電壓將可以繼續(xù)上升至其設定值。

　　在自升壓模式中，DaVinci處理器要求對CVDD和CVDDDSP內(nèi)核電源進行同時排序。在主機升壓模式中，CVDD 必須斜坡上升，并在CVDDSP開始斜坡上升以前達到其設置值（1.2V）。作為一個最大值，CVDDDSP 電源必須在關(guān)閉（開啟）“始終開啟”和DSP域之間的短路開關(guān)以前上電。我們可以以任何順序啟動I/O電源（DVDD18、DVDDR2和DVDD33），但是必須在CVDD電源100ms的同時達到其設定值。

　　5 穩(wěn)壓精度

　　電源系統(tǒng)的電壓容差有幾個影響因素。電壓基準精度就是最為重要的一個影響因素，我們可以在電源管理器件的產(chǎn)品說明書中找到其規(guī)范。新型穩(wěn)壓器要求達到±1%的精度或更高的溫度基準精度。一些成本較低的穩(wěn)壓器可能會要求±2%或±3%的基準電壓精度。請在產(chǎn)品說明書中查看穩(wěn)壓器廠商的相關(guān)規(guī)范，以確保穩(wěn)壓精度可以滿足處理器的要求。另一個影響穩(wěn)壓精度的因素是穩(wěn)壓器外部反饋電阻的容差。

　　在要求精確容差值的情況下，我們推薦使用±1%的容差電阻。另外，在將這種電阻用于編程輸出電壓時，其將會提供額外±0.5%的精度。具體的計算公式如下：

　　輸出電壓精度=2×（1-VREF/VOUT）×TOLRES

　　第三個影響因素是輸出紋波電壓。一個卓越的設計實踐是針對低于1%輸出電壓的峰至峰輸出電壓進行設計，其可使電源系統(tǒng)的電壓精度提高±0.5%。假設為±2%基準精度，那么這3個影響因素加在一起則為±3%的電源系統(tǒng)精度。

　　DaVinci CVDD電源要求一個可帶來±4.2%精度的50mV容差的1.2V典型內(nèi)核電源。3.3V DVDD電源具有一個可帶來±4.5%精度的150mV的容差，而1.8V DVDD電源則具有一個可帶來±5%精度的90mV的容差。使穩(wěn)壓器靠近負載來減少路由損耗是非常重要的。需要注意的是，如果電源具有3%的容差，且處理器內(nèi)核電壓要求具有4.2%容差的情況下，我們就必須對去耦網(wǎng)絡進行設計，以能夠適應1.2V電壓軌的1.2%精度或14mV容差。

　　歷史經(jīng)驗數(shù)據(jù)顯示，內(nèi)核電壓隨著處理技術(shù)的發(fā)展而不斷降低。對內(nèi)核電壓稍作改變，便可提供更高的性能，或節(jié)省更多的電量。選擇一個具有可編程輸出電壓和±3% 以上輸出電壓容差的穩(wěn)壓器是一種較好的設計方法。相比從零開始重新設計一種全新的電源，簡單的電阻器變化或引腳重新配置要容易得多。因此，我們要選擇一款可以支持低至0.9V或更低輸出電壓的穩(wěn)壓器，以能夠最大化地重用，并幫助簡化TI片上系統(tǒng)（SoC）器件未來版本的使用。

　　6 參考設計

　　我們構(gòu)建了若干電源管理參考設計，并經(jīng)過數(shù)字音頻/視頻應用的測試。這些應用均使用了TI的TMS320DM6443和TMS320DM6446處理器，其能夠滿足排序、電壓精度和啟動要求。圖1顯示了12V電源的參考設計，該設計使用了TPS62111同步降壓轉(zhuǎn)換器、TPS62040同步降壓轉(zhuǎn)換器以及TPS73618低壓降調(diào)節(jié)器，以分別提供3.3V、1.2V和1.8V電壓軌。這種參考設計包含了一個簡單的外部MOSFET、電阻和電容延遲電路，以使3.3V電壓軌能夠適應自升壓模式排序方案要求。TPS62040不但提供了1.2V的內(nèi)核電壓，而且還可滿足引腳5軟啟動電容的排序要求。這種解決方案擁有±3%容差，90%以上的效率。為了能夠適應主機升壓模式排序方案要求，我們可以添加一個類似的MOSFET、電阻以及電容電路添加至1.2V電壓軌。

　　7 總結(jié)

　　一旦充分了解了去耦、排序和容差要求以后，為DaVinci處理器設計一款電源解決方案就變得非常簡單明了。在為所有高性能處理器設計電源時，堅持使用上述技術(shù)是一個相當不錯的設計實踐。