高性能結合尺寸、重量與功耗的革命性突破

介紹

當今復雜的雷達與航空電子系統(tǒng)要求高處理性能，但同時又面臨著小尺寸、輕重量與低功耗 (SWaP) 限制。驅動這些系統(tǒng)的功能都屬于信號處理密集型，因此高效實施在高性能低功耗小型處理器上執(zhí)行的數(shù)字信號處理 (DSP) 算法，能夠為它們帶來極大的優(yōu)勢。此外，這些系統(tǒng)還具有不斷提高的設計與數(shù)據使用需求。為了滿足 SWaP 的效率與自適用性需求，可編程 DSP 與片上系統(tǒng) (SoC) 現(xiàn)已成為處理平臺理想選擇。它們能以極低的功耗為雷達與航空電子設備，以及雷達與航空電子常配套的軟件定義無線電 (SDR)、影像以及視頻應用提供無與倫比的信號處理功能。
要滿足對 SWaP 高效率 SoC 不斷增長的需求并非易事。這要求既要低成本地提供高性能，又要達到低功耗目的，以實現(xiàn)工作與環(huán)保目標。德州儀器 (TI) 基于 KeyStone 的多內核器件是實現(xiàn) SWaP 效率的關鍵。它們可為 TI 領先 TMS320C66x DSP 內核進行多內核實施，以小型封裝提供每瓦最低功耗。KeyStone 器件以不同的性能提供，在整個系列產品中實現(xiàn)了軟件兼容。這可滿足多樣化需求，在設計時為未來發(fā)展預留空間，實現(xiàn)高效開發(fā)。
KeyStone 平臺中的 TI TMS320C6657 與 TMS320C6655 器件是雷達與航空電子系統(tǒng)的理想選擇。這些器件分別為引腳兼容型單內核與雙內核 KeyStone DSP。

定點與浮點處理
使用多個數(shù)字信號處理器 (DSP) 內核是通過日益復雜的信號處理技術推動波形密集型應用發(fā)展的重要技術，可充分滿足航空電子設備、雷達、聲納、信號智能 (SIGINT)、影像與視頻處理以及軟件定義無線電的需求。多內核功能將各種不斷豐富的 AccelerationPac 與面向多內核 DSP 的開發(fā)工具進行完美結合，能夠以緊湊的封裝在極低的單位功耗性能下實現(xiàn)高性能。

航空電子、雷達以及相關應用需要多內核 DSP 來滿足這些任務關鍵型應用不斷提高的要求，包括更高的處理吞吐量、更精細的分辨率、更高的精度以及高級 I/O 的集成。許多這些功能都依靠浮點數(shù)學運算來獲得所需的精度。TI KeyStone 架構能夠逐指令地在單個器件內提供浮點或定點執(zhí)行功能，可為設計人員帶來高度的設計靈活性。浮點運算執(zhí)行的時鐘速率高達 1.25 GHz，這一速率通常只有定點器件才能達到。設計人員再也不必為獲得浮點精度而犧牲性能，或采用分離式定點處理器和浮點處理器進行設計。

主要特性

AccelerationPac

除優(yōu)異的 DSP 性能外，C6657/55 還具有維特比及Turbo AccelerationPac，在充分利用每個內核 1MB L2 存儲器與 1MB 共享存儲器的同時，還可在低功耗硬件中處理通信與波形算法。這些 AccelerationPac 可獨立于可編程內核運行，將 DSP 資源釋放出來用于其它處理，從而可降低時延，優(yōu)化軟件開發(fā)。KeyStone 架構的多內核導航器提供一個基于硬件的抽象層，可將軟件開發(fā)人員從底層硬件設計的具體繁瑣工作中解放出來。多內核導航器的隊列與描述符可用于自動將軟件任務指向適當?shù)馁Y源，使可擴展性與資源池化成為處理器的整體功能。使用多內核導航器的軟件可運行在任何 KeyStone 器件上，無需變更便可提供從一個 DSP 內核到多個 DSP 內核的可擴展性。這些因素綜合在一起，可提供以 SWaP 為導向的應用所需的低功耗高性能。C6657/55 采用 40 納米工藝技術，可在 1.25GHz 的頻率下提供高達 80GMAC 和／或 40GFLOP 的性能。圖 1 是 C6657 的功能圖。


圖1：TMS320C6657/55 方框圖

高性能 I/O

一般情況下，這些系統(tǒng)不但需要與來自多個廠商的設備進行互操作，而且還要與其它原有系統(tǒng)進行互操作。C6657/55 提供高性能外設集，支持現(xiàn)代系統(tǒng)所需的高數(shù)據傳輸速率，并具有支持原有設計的高靈活性。這些外設包括：

雙通道 PCI Express 端口，支持每通道高達 5GBaud 的 GEN2；

4 通道 Serial RapidIO? (SRIO)，符合 RapidIO 2.1 規(guī)范，支持每通道高達 5Gbps 的運行；

支持與其它 KeyStone 架構器件高達 50GBaud 互連的 HyperLink 可實現(xiàn)資源擴展；

千兆位以太網 (GbE) 端口，具有一個支持高達 1000Mbps 的 SGMII 端口；

32 位 DDR3，具有支持達 1,333MHz 速率的 ECC 接口；

16 位外部存儲器接口 (EMIF)，用于連接閃存存儲器（NAND 與 NOR）以及異步 SRAM；

8 位或 16 位雙通道通用并行端口，每個通道都支持 SDR 與 DDR 傳輸；

2 個多通道緩存串行端口 (McBSP)。

C6657/55 可充分利用 KeyStone 架構中豐富的外設與 AccelerationPac，以緊湊的外形與低功耗實現(xiàn)全面的多內核優(yōu)勢。

SRIO、PCIe 以及 HyperLink 能夠在多個 SoC 和／或 FPGA 之間實現(xiàn)高速互聯(lián)。HyperLink 是 KeyStone 架構內部總線的接口延伸，能夠在點對點高速互連中提供 50Gbps 的速度。HyperLink 提供低開銷協(xié)議，支持與其它 KeyStone 器件或 FPGA 的高速通信與連接。它可提供一款能夠滿足當前雷達、SDR 以及航空電子系統(tǒng)可擴展性需求的解決方案。然而，SRIO 與 PCIe 則能夠以較低的比特率實現(xiàn)基于各種標準的互連。

C6657 中的 32 位 DDR 外部存儲器接口（支持 ECC）可提供支持 8GB 可尋址存儲器空間的 1,333MHz 總線。TI DDR3 實施方案可降低相關外部存儲器訪問的時延，為高速運行這些應用相關的大量數(shù)據提供必要的支持。

尺寸與功耗

SWaP 是對上述任務關鍵型應用的主要要求。TI 長期以來始終致力于提供業(yè)界最低功耗的 DSP 與 SoC。C6657 不但支持雙 C66x DSP 功能，頻率在 1GHz 時功耗不超過 3.5 瓦，同時還能提供性能與外設的理想組合，滿足市場需求。緊湊的 21x21 毫米封裝可滿足任務關鍵型應用對小巧外形的要求。C6657/55/54 器件還提供最新“超薄”封裝（僅 2.9 毫米厚），可優(yōu)化任務關鍵型應用對整體系統(tǒng)級封裝的要求。此外，這些器件還支持 -55 至 100C 的更寬泛工作溫度，這就是通常所謂的航空電子應用要求。

此外，C6657 還可支持軟件定義無線電中最復雜的波形。VCP 與 VCP3d 加速器、內部共享存儲器（達 3MB）與接口帶寬可提供必要的高性能，能夠支持和生成眾多 SDR 應用中使用的最為復雜的波形。

雷達設計要求

現(xiàn)代雷達設計將信號處理功能整合在雷達系統(tǒng)的前端（激勵器／接收器），這其中可能包括波形生成、濾波、矩陣逆轉運算以及信號關聯(lián)。此外，雷達系統(tǒng)還需要進行數(shù)學函數(shù)運算，包括遞歸最小平方與平方根運算。許多設計人員都在基于 C 語言的處理器中實施了這些功能（采用定點十進制和／或浮點運算）。這些類型的設計可充分利用 TI C6657 中提供的小型雙定／浮點內核滿足系統(tǒng)需求。

例如，在自適應陣列設計與標準空間收發(fā)器陣列處理 (STAP) 中，矩陣逆轉是一個重要因素。矩陣逆轉可根據雷達系統(tǒng)中使用的陣列規(guī)模，充分利用 C6657 DSP 提供的并行處理功能縮短時延，降低系統(tǒng)功耗。隨著系統(tǒng)中陣列規(guī)模的變大，所需浮點乘法也隨之提高。雷達系統(tǒng)設計人員最可行的設計方法是使用 DSP 和內部存儲器模塊實施這一功能。C6657 提供高達 40 GFLOP 的性能以及 3MB 的內部存儲器，是該應用的理想選擇。

結論

TI C6657/55 DSP 將外設與處理功能進行完美整合，可為系統(tǒng)設計帶來眾多優(yōu)勢，包括定點速率浮點性能、更高的系統(tǒng)靈活性以及更低的系統(tǒng)成本與功耗。器件上整合的外設可提供網絡連接 (EMAC)、支持 ECC 的高速存儲器接口、標準總線接口 (PCIe) 以及高速低時延點對點接口 (HyperLink)。該高級外設集可增強系統(tǒng)性能與可擴展性，再加上高集成度，可進一步降低系統(tǒng)成本。在需要運行雷達、SDR 以及航空電子應用要求的復雜計算密集型算法時，C6657/55 整合定浮點的數(shù)字性能可提供得天獨厚的優(yōu)勢。

總而言之，TI C6657/55 DSP 不但可為任務關鍵型應用提供優(yōu)異的 SWaP 性能，同時還可為整體系統(tǒng)縮減芯片數(shù)量與板級空間。