專家關(guān)于高速線路的布線問題解答

專家關(guān)于高速線路的布線問題解答
1。 如何處理實際布線中的一些理論沖突的問題
　問：在實際布線中，很多理論是相互沖突的；例如： 1。處理多個模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導(dǎo)致小信號模擬地走線過長，很難實現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的孤島，該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？ 2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時如何從布線解決這個問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？多謝！
答：1. 基本上, 將模/數(shù)地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的　地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大?！?. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠(yuǎn), 地平面上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進(jìn)可能靠近。 3. 確實高速布線與EMI的要求有很多沖突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。 最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。
2。在高速設(shè)計中，如何解決信號的完整性問題？差分布線方式是如何實現(xiàn)的？對于只有一個輸出端的時鐘信號線，如何實現(xiàn)差分布線？
　答：信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(output impedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。 差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現(xiàn)的方式較多。 要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分布線的?！?/P>

3。 關(guān)于高速差分信號布線
　問：在pcb上靠近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！
答：會使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。 這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時, 可看出他們對信號衰減的影響程度。 差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。 至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。 對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小?所謂適當(dāng)?shù)目拷且驗檫@間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。 需要平行也是因為要保持差分阻抗的一致性。 若兩線忽遠(yuǎn)忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 差分阻抗的計算是 2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗, 與線距有關(guān)。 所以, 要設(shè)計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。 至于要大多少, 可用仿真軟件算出來。
4。問：問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點連接，加粗地線和電源線外，希望專家給一些好的意見和建議！
答：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。 另外, 數(shù)字信號和模擬信號不要有交錯, 尤其不要跨過分割地的地方(moat)。

5。 關(guān)于高速PCB設(shè)計中信號層空白區(qū)域敷銅接地問題
問：在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，那么多個信號層的敷銅是都接地好呢， 還是一半接地，一半接電源好呢？
答：般在空白區(qū)域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特　性阻抗， 例如在dual stripline的結(jié)構(gòu)時。
6。 高速信號線的匹配問題
問：在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數(shù)據(jù)，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？
答：　要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(yīng)(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質(zhì)量。 所有走線的長度范圍都是根據(jù)時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據(jù)該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走線長度的允許誤差。 至于， 上述兩種模式時序的計算， 限于時間與篇幅不方便在此詳述， 請到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。 其中 "Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。