基于FPGA的錯誤檢測與自動糾正的設計實現(xiàn)
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當S為其它情況時，至少發(fā)生兩位錯誤。
可以看出，這種編碼方式可以滿足自動糾正一位錯誤，而發(fā)現(xiàn)兩位錯誤的要求。下面就進一步討論如何用電路來實現(xiàn)。
2EDAC電路的設計
EDAC電路必須配合CPU的讀寫時序進行工作，不同類型CPU的時序往往是不一樣的。一般來說，總可以分為讀周期和寫周期。在寫周期時，按照上面的設計邏輯，根據(jù)16位數(shù)據(jù)位生成6位的校驗字，這時，數(shù)據(jù)位是輸入，校驗位是輸出，并在該寫周期中將數(shù)據(jù)位和校驗位都存儲到相應的存儲器位置中去，這種情況比較簡單。在讀周期時，情況復雜些，可以設計成三步完成。第一步，在CPU讀信號來之前，由于存儲器地址和片選信號已經有效，可先將數(shù)據(jù)位和校驗位讀入，這時，數(shù)據(jù)位和校驗位都是作為輸入。第二步，在讀信號來時，將數(shù)據(jù)位、校驗位鎖存，同時進行檢測，如果無錯，則不進行任何處理，直接將數(shù)據(jù)輸出；如果發(fā)現(xiàn)二位錯，則產生中斷；如果是一位錯，在輸出上有所反應，并進入下一步。第三步，如果是數(shù)據(jù)位出錯，將其自動更正，并將正確的值再回寫到相應的內存地址中，將正確的數(shù)據(jù)值輸出到數(shù)據(jù)總線；如果是校驗位出錯，可以直接將正確的數(shù)據(jù)位輸出到數(shù)據(jù)總線上。這部分功能是EDAC功能的核心，可以用VHDL語言來實現(xiàn)，以下是設計思路。
（1）對輸入的設計
①數(shù)據(jù)位和校驗位的輸入。
②控制端的輸入。經過前面的分析，一共有四種狀態(tài)（寫一種狀態(tài)、讀三種狀態(tài)），可以設計兩個控制端，設為C0、C1。其功能見表2。
（2）對輸出的設計
①數(shù)據(jù)位和校驗位的輸出。其中校驗位的輸出在讀周期和寫周期有所不同：在寫周期校驗位輸出是生成的校驗位；而讀周期就沒有必要輸出校驗位了，可以設計為輸出伴隨式S。
②錯誤標記輸出。在應用中，可以設計兩種錯誤標記輸出，分別記為ERR和INT。其中ERR輸出"1"表示數(shù)據(jù)位有錯誤產生，包括可自動糾正的一位錯誤和兩位或兩位以上錯誤。INT輸出"1"則表示發(fā)生了兩位或以上錯誤，無法自動糾正，向CPU申請中斷，由CPU進行異常處理。
在表2中，總結了上面所描述的功能設計。
表2EDAC模塊功能表
控制端 | 存儲器周期 | 功能描述 | 數(shù)據(jù)位 | 校驗位 | 錯誤標記輸出 | ||
C0 | C1 | ERR | INT | ||||
0 | 0 | 寫周期 | 產生校驗位，并輸出 | 輸入 | 輸出 | 0 | 0 |
0 | 1 | 讀周期 | 讀入數(shù)據(jù)位和校驗位 | 輸入 | 輸入 | 0 | 0 |
1 | 1 | 讀周期 | 鎖存數(shù)據(jù)位和校驗位并進行錯誤檢測 | 鎖存 | 鎖存 | 0/1 | 0/1 |
1 | 0 | 讀周期 | 校正錯誤并輸出診斷結果 | 輸出 | 輸出伴隨式S | 0/1 | 0/1 |
圖1為EDAC部分邏輯等效圖。
由于邏輯關系已經非常明確了，下面討論采用VHDL語言實現(xiàn)上述EDAC模塊的功能?？梢杂袃煞N方法來實現(xiàn)VHDL編程，即RTL級語言描述和行為級語言描述。其中RTL級描述的實現(xiàn)難度比較大，需要根據(jù)前面設計的邏輯功能，轉換為基本的門來描述；有效率高和受邏輯綜合軟件的影響小等優(yōu)點，但可讀性差，實現(xiàn)起來比較困難。因此我們采用的是行為級描述，根據(jù)四個輸入作敏感量，用一個進程（process）就可以實現(xiàn)。編程思路是：根據(jù)控制端C0和C1進行判斷，如果是寫周期，直接將輸入的數(shù)據(jù)相應位進行異或后輸出；如果是讀周期，先生成伴隨式S，然后判斷S，用CASE語句執(zhí)行相應的輸出。需要強調的是在不需要輸出的時候，要把輸出端用高阻封住。
利用這個EDAC模塊再輔以簡單的外圍電路就可以實現(xiàn)較強的EDAC功能，可以把這一部分整個電路都集成到FPGA中。
3仿真結果
仿真環(huán)境：MAX+plusII10.0。
仿真模擬器件：FLEX10K系列，EPF10K10LC84-3。
信號功能說明見表3。
表3仿真信號說明
信號名稱 | 功能說明 |
CLK | 模擬CPU時鐘，在該仿真中設定時鐘頻率為10MHz |
WRITE | 模擬CPU發(fā)出的寫信號 |
READ | 模擬CPU發(fā)出的讀信號 |
MEMW | 由EDAC電路發(fā)出的內存寫信號，主要用于數(shù)據(jù)糾正后的回寫 |
HIGH | 恒為高電平，提供芯片使能信號 |
INT | EDAC電路檢測到兩個以上錯誤時發(fā)出的中斷請求信號 |
ERR | EDAC檢測到錯誤時發(fā)出的信號，構校驗位產生一位錯誤時不產生該信號 |
CBIN[5..0] | 6位校驗位輸入 |
DBIN[15..0 | 16位數(shù)據(jù)位輸入 |
CBOUT[5..0 | 寫周期時作校驗輸出，讀周期時輸出為伴隨式S |
DBOUT[15..0 | 16位數(shù)據(jù)位輸出 |
（1）寫周期的仿真
圖2所示仿真圖中，275~500ns仿真了一個寫周期，數(shù)據(jù)輸入是AA55，而校驗位輸出是00，通過驗證是符合上面的設計邏輯的。
（2）讀周期的仿真
在讀周期的仿真中，我們模擬了以下四種情況。
①正確的讀周期：出現(xiàn)在650~975ns，校驗位、數(shù)據(jù)位都是正確值。
②數(shù)據(jù)位出現(xiàn)一位錯誤：圖2中1.25~1.65μs模擬了數(shù)據(jù)位產生一位錯誤的情況。數(shù)據(jù)正確的情況下應該是AA55，但現(xiàn)在d8位發(fā)生了錯誤，讀入的數(shù)據(jù)變?yōu)锳B55，可以看出數(shù)據(jù)已經被自動更正為AA55；同時，ERR輸出"1"表明有錯誤發(fā)生，CBOUT輸出為23，即100011，從表1可以看出是d8位發(fā)生了錯誤。
③校驗位出現(xiàn)一位錯誤：圖2中1.8~2.0μs模擬了校驗位產生一位錯誤的情況。校驗位正確的情況下應該是00，但現(xiàn)在C2位發(fā)生了錯誤，讀入的數(shù)據(jù)變?yōu)?4，可以看出數(shù)據(jù)沒變，仍為正確值AA55；同時，ERR沒有輸出，CBOUT輸出為04，即000100，從表一可以看出是C2位發(fā)生了錯誤。
④發(fā)生了兩位錯誤：圖2中2.4~2.75μs模擬了數(shù)據(jù)位產生兩位錯誤的情況。數(shù)據(jù)正確的情況下應該是AA55，但現(xiàn)在d8位和d0位發(fā)生了錯誤，讀入的數(shù)據(jù)變?yōu)锳B54，可以看出EDAC電路已經無法自動更正。ERR和INT同時輸出"1"表明有多位錯誤發(fā)生，INT信號可以向CPU申請中斷，用中斷服務程序進行異常處理。
可以看出仿真結果可以滿足設計時的思想，能夠起到自動糾正一位錯誤和檢測兩位錯誤的功能。
結語
本文利用糾錯編碼的基本知識，提出了一種簡單實用的能自動糾正一位錯誤和檢查兩位錯誤的編碼方法，并且通過VHDL語言編程，用FPGA器件來實現(xiàn)。在我們自己的嵌入式系統(tǒng)中，EDAC電路已經得到了應用和驗證?，F(xiàn)在越來越多的嵌入式系統(tǒng)對可靠性要求越來越高，采用EDAC技術可以簡單有效地提高系統(tǒng)的容錯能力；但針對不同系統(tǒng)，EDAC和CPU的時序配合可能會有所不同。例如，對于一些時鐘頻率比較高的
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