基于Cadence的高速PCB設(shè)計(jì)方案

　　3.1 傳統(tǒng)的設(shè)計(jì)方法

　　如圖1是傳統(tǒng)的設(shè)計(jì)方法，在最后測(cè)試之前，沒(méi)有做任何的處理，基本都是依靠設(shè)計(jì)者的經(jīng)驗(yàn)來(lái)完成的。在對(duì)樣機(jī)測(cè)試檢驗(yàn)時(shí)才可以查找到問(wèn)題，確定問(wèn)題原因。為了解決問(wèn)題，很可能又要從頭開始設(shè)計(jì)一遍。無(wú)論是從開發(fā)周期還是開發(fā)成本上看，這種主要依賴設(shè)計(jì)者經(jīng)驗(yàn)的方法不能滿足現(xiàn)代產(chǎn)品開發(fā)的要求，更不能適應(yīng)現(xiàn)代高速電路高復(fù)雜性的設(shè)計(jì)。所以必須借助先進(jìn)的設(shè)計(jì)工具來(lái)定性、定量的分析，控制設(shè)計(jì)流程。

圖1 傳統(tǒng)高速設(shè)計(jì)流程

　3.2 Cadence設(shè)計(jì)方法

　　現(xiàn)在越來(lái)越多的高速設(shè)計(jì)是采用一種有利于加快開發(fā)周期的更有效的方法。先是建立一套滿足設(shè)計(jì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，通過(guò)這些規(guī)則來(lái)限制PCB布局布線。在器件安裝之前，先進(jìn)行仿真設(shè)計(jì)。在這種虛擬測(cè)試中，設(shè)計(jì)者可以對(duì)比設(shè)計(jì)指標(biāo)來(lái)*估性能。而這些關(guān)鍵的前提因素是要建立一套針對(duì)性能指標(biāo)的物理設(shè)計(jì)規(guī)則，而規(guī)則的基礎(chǔ)又是建立在基于模型的仿真分析和準(zhǔn)確預(yù)測(cè)電氣特性之上的，所以不同階段的仿真分析顯得非常重要。Cadence軟件針對(duì)高速PCB的設(shè)計(jì)開發(fā)了自己的設(shè)計(jì)流程，如圖2它的主要思想是用好的仿真分析設(shè)計(jì)來(lái)預(yù)防問(wèn)題的發(fā)生，盡量在PCB制作前解決一切可能發(fā)生的問(wèn)題。與左邊傳統(tǒng)的設(shè)計(jì)流程相比，最主要的差別是在流程中增加了控制節(jié)點(diǎn)，可以有效地控制設(shè)計(jì)流程。它將原理圖設(shè)計(jì)、PCB布局布線和高速仿真分析集成于一體，可以解決在設(shè)計(jì)中各個(gè)環(huán)節(jié)存在的與電氣性能相關(guān)的問(wèn)題。通過(guò)對(duì)時(shí)序、信噪、串?dāng)_、電源結(jié)構(gòu)和電磁兼容等多方面的因素進(jìn)行分析，可以在布局布線之前對(duì)系統(tǒng)的信號(hào)完整性、電源完整性、電磁干擾等問(wèn)題作最優(yōu)的設(shè)計(jì)。

圖2 Cadence高速設(shè)計(jì)流程

　　4 結(jié)語(yǔ)

　　高速PCB設(shè)計(jì)是一個(gè)很復(fù)雜的系統(tǒng)工程，只有借助于那些不僅能計(jì)算設(shè)計(jì)中用到的每個(gè)元器件的物理特性和電氣特性的影響及其相互作用，還必須能從設(shè)計(jì)的PCB中自動(dòng)提取和建立模型，并且具有提供對(duì)實(shí)際設(shè)計(jì)操作產(chǎn)生動(dòng)態(tài)特性描述的仿真器等強(qiáng)大功能的EDA軟件工具，才能更全面地解決以上信號(hào)完整性、電磁干擾、電源完整性等問(wèn)題。在具體設(shè)計(jì)過(guò)程中，在橫向上要求各部分的設(shè)計(jì)人員通力合作，在縱向上要求設(shè)計(jì)的各個(gè)階段綜合考慮，把設(shè)計(jì)和仿真貫穿于整個(gè)設(shè)計(jì)過(guò)程，實(shí)現(xiàn)過(guò)程的可控性，具體指標(biāo)的量化。只有這樣才能做到高效的設(shè)計(jì)。