時(shí)鐘芯片的低功耗設(shè)計(jì)研究

　　由于振蕩電路和第一級分頻電路的輸入信號的頻率為晶振頻率，因此采用最低的工作電壓V dd1，以期將功耗降下來；對于第二級和第三級，采用的工作電壓V dd2比第一級略高；在第三級分頻后加一個緩沖器和電平轉(zhuǎn)換電路，采用的工作電壓V dd3高于V dd2，即V dd1

　　前三級分頻器電路由靜態(tài)主從型D觸發(fā)器和傳輸門組成，時(shí)鐘信號通過傳輸門加到鎖存器兩端。前一級的輸出為后一級的輸入。通過Spectres軟件對前三級分頻器的輸出特性進(jìn)行仿真可知，當(dāng)工作電壓最低為2V左右時(shí)，仍能保持正常工作，滿足低功耗設(shè)計(jì)要求。

　　綜上所述，ASIC低功耗設(shè)計(jì)應(yīng)從多層次設(shè)計(jì)上考慮降低功耗問題。首先應(yīng)從CMOS電路的功耗為源探討降低功耗的電路的體系結(jié)構(gòu)，然后針對各個功耗較大的電路，逐個進(jìn)行電路優(yōu)化和參數(shù)改進(jìn)，從而實(shí)現(xiàn)對工作在高頻部分的電路的功耗進(jìn)行控制，以滿足整個芯片的低功耗設(shè)計(jì)要求。這種低功耗設(shè)計(jì)方法通過在低功耗時(shí)鐘芯片上的設(shè)計(jì)得到很好的體現(xiàn)。經(jīng)過實(shí)驗(yàn)和流片后測試，都驗(yàn)證了本文所提出的低功耗設(shè)計(jì)方案是可行的，不僅滿足了高性能低功耗時(shí)鐘芯片的設(shè)計(jì)要求，而且可以縮短設(shè)計(jì)周期。