一種基于FPGA的多路數(shù)字信號(hào)復(fù)接系統(tǒng)設(shè)計(jì)

(1)幀同步碼檢測(cè)。幀同步碼檢測(cè)電路由10位移位寄存器組成，將幀同步碼設(shè)定為10位最佳碼“1011010011”，當(dāng)電路檢測(cè)到輸入碼流中有幀同步碼組時(shí)，檢測(cè)電路將輸出“0”;否則將輸出‘1’。輸出結(jié)果將作為定時(shí)發(fā)生器的控制信號(hào)之一。仿真波形如圖8所示，方框內(nèi)表示搜索得到的幀頭。幀頭為“1011010011”。

(2)定時(shí)發(fā)生器。定時(shí)發(fā)生器可對(duì)時(shí)鐘clk進(jìn)行n分頻，分頻后的周期等于幀周期。定時(shí)發(fā)生器主要用以產(chǎn)生幀定位標(biāo)志信號(hào)，仿真波形如圖9所示。從框中可看出幀定位標(biāo)志信號(hào)。

(3)分路電路。兩路數(shù)據(jù)，可采用一路利用上升沿觸發(fā)，另一路用下降沿觸發(fā)。進(jìn)而將數(shù)據(jù)存到D鎖存器后，再進(jìn)行輸出。這便可將一路數(shù)據(jù)變成兩路。

該分路模塊的輸入是二級(jí)緩存的輸出，如圖10所示。

3.4 復(fù)分接系統(tǒng)總體設(shè)計(jì)

將所設(shè)計(jì)的復(fù)接器與分接器相連接，從仿真圖11中可看出，輸出的兩支路信號(hào)outa和outb的信號(hào)和復(fù)接前輸入的兩支路信號(hào)a和b的速率，與所包含的信息完全對(duì)應(yīng)。分別改變輸入信號(hào)a和b，最后分接出的信號(hào)同復(fù)接前的輸入信號(hào)一致，證明了設(shè)計(jì)的復(fù)分接系統(tǒng)的正確性和可靠性。

4 結(jié)束語(yǔ)

文中介紹了復(fù)分接系統(tǒng)的原理，并給出2路復(fù)分接系統(tǒng)建模方案。利用FIFO定義2個(gè)128 bit幀格式，10 bit幀同步碼，采用乒乓操作對(duì)合路數(shù)據(jù)每118位依次存儲(chǔ)到FIFO中，再將合路數(shù)每118位插入一個(gè)幀同步碼，形成128位的幀，即可實(shí)現(xiàn)兩路復(fù)接。同時(shí)對(duì)來(lái)自復(fù)接器的串行碼流進(jìn)行自動(dòng)幀識(shí)別定位分接，實(shí)現(xiàn)主碼流中兩個(gè)支路串行數(shù)據(jù)的同步復(fù)接。本系統(tǒng)中各模塊的仿真均在QuartusII 8.0中得到了驗(yàn)證。