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	 > 測(cè)試測(cè)量 > 設(shè)計(jì)應(yīng)用 > 令I(lǐng)EEE 1149.1 掃描鏈的管理更為方便
          
    
          

          

          


	
	
	

          
	
          
		
          
			
          令I(lǐng)EEE 1149.1 掃描鏈的管理更為方便
          
						
          
				作者：美國國家半導(dǎo)體
				時(shí)間：2004-02-16
				來源：電子設(shè)計(jì)應(yīng)用
				
				
				
				
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			符合 IEEE 1149.1 標(biāo)準(zhǔn)的芯片日漸普及。對(duì)于設(shè)計(jì)測(cè)試 (Design for Test) 工程師來說，這類芯片可以協(xié)助他們解決如何深入電路板進(jìn)行測(cè)試的復(fù)雜測(cè)試問題。由于集成電路的結(jié)構(gòu)日趨復(fù)雜，而電路板上的電路也遠(yuǎn)比以前密集，專用的 5 線串行測(cè)試總線可以提供一條簡(jiǎn)便而又標(biāo)準(zhǔn)化的路徑深入系統(tǒng)內(nèi)部的測(cè)試節(jié)點(diǎn)，這是采用目前的電路內(nèi)測(cè)試 (ICT) 方式所無法做到的。許多新一代的電路板設(shè)計(jì)都采用 JTAG 標(biāo)準(zhǔn)，以便工程師可以深入系統(tǒng)內(nèi)部進(jìn)行測(cè)試及編程。其實(shí)對(duì)于很多應(yīng)用方案來說，沒有其它更有效的方法可以將電路板錯(cuò)誤率減低至可接受的水平，也沒有更具成本效益的方法可以進(jìn)行板上編程。

          圖1 可在電路板上管理多條JTAG鏈的典型SCANSTA112 應(yīng)用方案

          圖 2  用于多插件背板的 SCANSTA112
          若想在新設(shè)計(jì)的電路板上添加這種技術(shù)，可以考慮以下的方案。如果 JTAG 鏈上有許多 1149.1 芯片，即表示 JTAG 鏈上有許多邊界掃描單元，而且 JTAG 鏈也較長(zhǎng)，測(cè)試向量集也較大，并且需要較長(zhǎng)的測(cè)試時(shí)間。采用分區(qū)的方法將 JTAG 分為多個(gè)區(qū)段有助于加強(qiáng)測(cè)試過程的管理，更快鎖定目標(biāo)芯片以及加強(qiáng)隔離效果 (見圖 1)。此外，若有意在不久的將來改用系統(tǒng)級(jí)測(cè)試方法，所采用的設(shè)計(jì)測(cè)試方法必須可以確保整個(gè)系統(tǒng)背板都能進(jìn)行 JTAG 測(cè)試，才可進(jìn)行系統(tǒng)級(jí)測(cè)試。
          這個(gè)解決方案利用每一電路板上的多點(diǎn) JTAG 多路復(fù)用芯片管理測(cè)試總線。這個(gè)多點(diǎn)功能可以支持背板 JTAG 總線，并且可利用可尋址功能深入每一電路板進(jìn)行測(cè)試 (見圖 2)，而多路復(fù)用功能可支持每一電路板上多個(gè)分開的 JTAG 鏈區(qū)段，使采用多顆關(guān)鍵性芯片的設(shè)計(jì)可以分為多條專用的 JTAG 鏈，方便直接進(jìn)入測(cè)試，或?qū)?JTAG 可編程元件隔離，以便盡快進(jìn)入芯片進(jìn)行配置。
          例如，若采用一款可以利用 JTAG 方法進(jìn)行測(cè)試的微處理器模擬閃存編程的總線周期，最好先將專用 JTAG 鏈上的處理器隔離，以便盡快完成模擬過程。若在同一電路板上采用不同廠商的 FPGA 芯片，必須留意 FPGA 廠商不一定采用相同的向量格式，部分廠商在技術(shù)上無法讓目標(biāo)芯片與其它芯片同時(shí)處于一條鏈上，因此有必要將兩者隔離。將背板緩沖芯片置于另外一條 JTAG 鏈上，可以迅速證實(shí)電路板已按照正確方法插入背板內(nèi)。
          SCANSTA111
          SCANSTA111 是一個(gè)多點(diǎn)可尋址的 JTAG 多路復(fù)用器，其中內(nèi)置三個(gè)可配置的本地 JTAG 端口。只要電路板加設(shè) SCANSTA111 芯片，測(cè)試電路板時(shí)便可利用專用的 JTAG 連接器與背板測(cè)試端口相連，或?qū)⒈嘲鍦y(cè)試端口與背板測(cè)試總線相連。若有多塊采用 SCANSTA111 芯片的插卡與背板測(cè)試總線連接一起，而每一插卡各有自己的地址，則可以用任何一塊插卡連接電路板上三個(gè)本地 JTAG 端口的任意組合。這款芯片也可為部分本地端口提供兩個(gè)通過位 (pass thru bits)，以支持仿真器，或?yàn)殚W存提供寫入脈沖，以支持其編程操作。這個(gè) SCANSTA111 尋址及多路復(fù)用方案得到了主要ATPG(自動(dòng)測(cè)試程序發(fā)生)軟件供應(yīng)商，如 JTAG Technologies、Goepel 及 Corelis 等的支持。
          SCANSTA112
          SCANSTA112 是 SCANSTA111 的增強(qiáng)版，其中內(nèi)置七個(gè)本地掃描端口，適用于需要為 JTAG 測(cè)試總線額外增加分隔區(qū)段的設(shè)計(jì)。此外，這款芯片也設(shè)有可互換的雙向背板及 LSP0 端口，使另一測(cè)試主控器或仿真器可以控制 JTAG 總線。若芯片置于穿層模式 (stitcher mode)，工程師可以通過指令或外部管腳選擇本地 JTAG 端口。
          專為邊界掃描測(cè)試而設(shè)的 IEEE 1149.1 標(biāo)準(zhǔn) (通常被稱為 JTAG、1149.1 或只稱為“.1”) 是一種業(yè)內(nèi)標(biāo)準(zhǔn)的測(cè)試方法，可用以測(cè)試復(fù)雜的集成電路及電路板的功能特性。符合這個(gè)標(biāo)準(zhǔn)的集成電路及電路板設(shè)有 4 線的串行總線，并提供復(fù)位選項(xiàng)，以便支持 JTAG 測(cè)試，其中包括測(cè)試數(shù)據(jù)輸入 (TDI)、測(cè)試數(shù)據(jù)輸出 (TDO)、測(cè)試模式選擇 (TMS)、以及測(cè)試時(shí)鐘 (TCK)。JTAG 除了可用于結(jié)構(gòu)性測(cè)試之外，也得到許多 CPLD 制造商的采用，成為編程或配置芯片的標(biāo)準(zhǔn)測(cè)試方法。■
          	
				
            
          
                
			
							
          
                
			              
              
            
          
		
          
		
          
		
          
		
          
		
          
			
            
				
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          關(guān)鍵詞：
            			            IEEE
                        
            
          
            
			
          
		
          	
		

	

          
	
	
          
		
          
			
          評(píng)論
          					
		
          
		
          
			
          
			
				
          
					
					
          
						
                        
					
          
				
          
                		
						
						
			
          
		
          
		
          
		
          
            
			
            
		
          
	
          
	
          
	
          
		

          
	
          
		
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