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          一種單通道DRFM的基帶干擾源設計

          作者: 時間:2014-04-08 來源:網(wǎng)絡 收藏

          摘要 通過對單通道數(shù)字射頻存儲器的原理和結(jié)構(gòu)分析,總結(jié)了單通道數(shù)字射頻存儲器的優(yōu)缺點,并基于單通道數(shù)字射頻存儲結(jié)構(gòu),引入模塊設計了一種基帶干擾源,實現(xiàn)了對寬帶信號的處理。

          本文引用地址:http://www.ex-cimer.com/article/236082.htm

          關(guān)鍵詞 數(shù)字射頻存儲器;基帶干擾源;數(shù)字信號處理

          現(xiàn)代新型雷達普遍采用匹配接收和相參信號處理技術(shù),因此具有優(yōu)秀的目標檢測、識別和跟蹤能力,同時具有良好抗干擾性能。使用傳統(tǒng)噪聲干擾信號對相參雷達進行干擾,由于干擾信號不相參,能量利用率低、干擾效果差,迫使噪聲干擾機過度提高發(fā)射功率,為系統(tǒng)工程實現(xiàn)帶來困擾。因此,需要研究相參干擾技術(shù)以應對新體制雷達。

          數(shù)字射頻存儲器(Digital Radio Frequency Memory,)利用高速模數(shù)轉(zhuǎn)換器件、高速數(shù)字邏輯器件進行采樣、存儲、處理雷達信號,可以產(chǎn)生相參干擾信號。技術(shù)已成為現(xiàn)代干擾技術(shù)的核心。

          1 單通道幅度量化的結(jié)構(gòu)及特點

          幅度量化是指利用ADC對輸入信號幅度進行采樣、量化、編碼處理,得到數(shù)字信號。重構(gòu)時,數(shù)字信號經(jīng)DAC后輸出模擬信號。幅度量化的采樣頻率和量化位數(shù)決定了重構(gòu)信號的保真度。

          單通道幅度量化DRFM由一路ADC電路組成,其結(jié)構(gòu)如圖1所示。工作流程為:輸入的射頻信號與系統(tǒng)本振進行混頻,經(jīng)帶通濾波下變頻為中頻信號;中頻信號與精確本振混頻、濾波后,得到基帶模擬信號;ADC在采樣時鐘控制下,實現(xiàn)模數(shù)轉(zhuǎn)換,輸出數(shù)字信號存儲到RAM中;在轉(zhuǎn)發(fā)過程中,讀出數(shù)據(jù)經(jīng)DAC、低通濾波后,重構(gòu)為基帶模擬信號;此信號與系統(tǒng)本振混頻后,上變頻為射頻干擾信號。

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          假設下變頻后輸出信號的頻率范圍為[f0-△B/2,f0+△B/2],為抑制上變頻和下變頻的高次交調(diào),其中心頻率f0與帶寬△B之間須滿足

          2(f0-△B/2)>f0+△B/2 (1)

          f0>3△B/2 (2)

          根據(jù)采樣理論,采樣時鐘的頻率應滿足

          fc>2(f0+△B/2)=2f0+△B>4△B (3)

          由式(3)可知,單通道幅度量化的采樣率應該大于輸入信號帶寬的4倍。因此單通道幅度量化即便有結(jié)構(gòu)簡單、不存在通道幅相不一致問題的優(yōu)點,但由于ADC器件的限制,存在系統(tǒng)瞬時帶寬較小,難以處理寬帶信號的缺點。

          2 基于單通道DRFM的干擾源設計

          為解決寬帶信號處理問題而產(chǎn)生的正交雙通道DRFM存在幅相要求嚴格、調(diào)試困難的特點,為設計者增加了工作量。隨著技術(shù)的進步,目前ADC器件的性能有了大幅提高,為采用單通道DRFM處理寬帶信號提供了可能。

          基帶干擾源主要完成對基帶信號的采集存儲、處理分析與基帶干擾信號的生成。包括上下變頻模塊、高速采集板、數(shù)字信號處理板、控制計算機和高速數(shù)字波形合成器等部分。其組成框圖如圖2所示。

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          2.1 高速數(shù)據(jù)采集板

          高速數(shù)據(jù)采集板主要完成模擬中頻信號到數(shù)字信號的變換,它將中頻信號進行量化處理,獲得數(shù)字信號并存儲。干擾源的瞬時帶寬要求為400 MHz,采用SPT公司的閃存A/D芯片SPT7760。SPT7760采樣率為1 GHz,雙路輸出,每一路均有鎖存時鐘,每個端口的輸出速度為500 MB·s-1。然后采用ADC輸出分為8路的方案,將每一路的數(shù)據(jù)產(chǎn)生率降為125 MB·s-1,輸出存儲及處理。由于ADC的輸出數(shù)據(jù)為ECL電平,而

          后續(xù)的鎖存器和緩存器為TTL電平,所以在降速之前選用MICRE公司的SY100系列,將ECL電平轉(zhuǎn)化為TTL電平。

          解決高速數(shù)據(jù)存儲的方法一般是在高速數(shù)據(jù)輸入和速度較低的大容量存儲器之間加入高速FIFO。由于選擇的FPGA與存儲器工作頻率相同,同為200 MHz。FPGA只需產(chǎn)生同步控制信號在一個時鐘周期內(nèi)將TTL鎖存數(shù)據(jù)存入存儲器即可。同時FPGA還完成與信號處理器的接口控制和數(shù)據(jù)轉(zhuǎn)換等功能。

          高速采集板的原理如圖3所示。

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          關(guān)鍵詞: DSP DRFM

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