一款基于AD9650的高速數(shù)據(jù)采集系統(tǒng)設計

在本系統(tǒng)中，為保證時鐘特性，時鐘源由高精度晶振提供，時鐘抖動控制在1.2 ps RMS以內(nèi)，相位基底噪聲為-165 dBc/Hz.板上時鐘轉(zhuǎn)換選用AD 公司的AD9513,其附加的時鐘抖動為300 fs,輸出的時鐘信號性能滿足要求。它實現(xiàn)對單路時鐘轉(zhuǎn)兩路LVDS信號，給AD9650 提供采樣時鐘，同時給FPGA 提供同步控制時鐘。圖3給出了時鐘電路設計原理圖。

2.3 前端電路設計

ADC前端電路主要完成對模擬輸入幅度、信號形式的調(diào)整。它采用交流耦合方式，通過差分放大器，實現(xiàn)對信號幅度調(diào)整，同時實現(xiàn)單端輸入信號轉(zhuǎn)差分信號。并且，通過后續(xù)的濾波器實現(xiàn)信號的濾波。其結(jié)構(gòu)如圖4所示。

雖然差分運放是有源器件，使用中會消耗功率，且產(chǎn)生噪聲，但它的性能限制比變壓器少，可以在必須保留直流電平時應用，而且放大器增益設置簡單靈活，且通帶范圍內(nèi)提供平坦的響應，而沒有由于變壓器寄生交互作用引起的紋波。

ADC的 S (N + D) (信號噪聲失真比)是決定驅(qū)動放大器的關(guān)鍵因素。如果在目標頻率范圍內(nèi)，驅(qū)動放大器的THD ( 總諧波失真加性噪聲) 總是優(yōu)于ADC 的S (N + D) 值 6~10 dB,那 么 所 有 由 放 大 器 造 成 的S (N + D)降低將相應限制在接近0.5~1 dB.

利用ADI 公司提供的ADI DiffAmp Calculator 軟件可得到前端電路仿真圖，如圖5所示。由文獻[3]可知在輸入信號為15 MHz時，AD9650的 S (N + D) 為82 dB,而圖5 中AD8139 的THD 為88 dB,滿足上述要求。綜合考慮增益及通帶內(nèi)響應及輸入阻抗等因素，前端電路采用ADI公司的差分運放AD8139.

3 方案設計系統(tǒng)結(jié)構(gòu)及實物

根據(jù)系統(tǒng)要求，設計的高速大動態(tài)范圍ADC 數(shù)據(jù)采集系統(tǒng)，結(jié)構(gòu)如圖6所示，主要包括模數(shù)轉(zhuǎn)換模塊、數(shù)字信號預處理模塊、數(shù)據(jù)傳輸模塊和嵌入式單板機等。

模數(shù)轉(zhuǎn)換模塊是信號采集系統(tǒng)最重要的組成部分。它主要包括ADC、前端電路和時鐘電路等。主要完成的功能是實現(xiàn)對模擬中頻輸入信號的數(shù)字化，以用于后續(xù)的數(shù)字信號處理。

數(shù)字信號預處理模塊采用較為成熟的FPGA+DSP結(jié)構(gòu)，主要實現(xiàn)對數(shù)字信號的FFT、數(shù)字正交解調(diào)等，同時實現(xiàn)對原始數(shù)據(jù)傳輸。信號預處理主要在DSP中完成，而FPGA內(nèi)部搭建兩個FIFO來實現(xiàn)數(shù)據(jù)傳輸，同時完成對收發(fā)單元等的控制功能。FPGA采用Xilinx的低功耗高性能產(chǎn)品Spartan6,DSP 采用Analog Device公司的低功耗DSP產(chǎn)品ADSP21479.

數(shù)據(jù)傳輸模塊采用Cypress 公司的CY7C68014,通過USB 接口完成由FPGA 向嵌入式單板機的數(shù)據(jù)傳輸。嵌入式單板機具備各種符合計算機協(xié)議的數(shù)據(jù)接口，包括與電子硬盤的存儲接口，與上位機的網(wǎng)絡通信接口，以及與預處理卡的USB通信接口。

數(shù)據(jù)采集系統(tǒng)硬件電路實物，如圖7所示。系統(tǒng)分成兩塊電路板，即模擬ADC板和FPGA+DSP數(shù)字板，兩者通過PMC插件連接。

4 結(jié)語

本文研究了影響數(shù)據(jù)采集系統(tǒng)動態(tài)范圍的關(guān)鍵因素，給出了在采集系統(tǒng)設計時選擇芯片、設計時鐘和前端電路的依據(jù)，以此為基礎提出了一種高速數(shù)據(jù)采集系統(tǒng)的設計方案。論證分析表明，該設計方案能夠滿足雷達數(shù)據(jù)采集系統(tǒng)高速大動態(tài)范圍的要求。