一種基于FPGA的多通道高速采樣系統(tǒng)設(shè)計(jì)

在轉(zhuǎn)換過程中ADC有一個(gè)自由運(yùn)行的外部輸入時(shí)鐘CONV CLK。隨著每一個(gè)CONV CLK信號(hào)下降沿，四個(gè)通道模擬信號(hào)轉(zhuǎn)換后的值提供給相應(yīng)的讀出信號(hào)中的數(shù)據(jù)總線。READ+是，CS1三者的邏輯集成信號(hào)，READ+為低電平時(shí)表示讀有效。信號(hào)SYNC是低電平時(shí)，第一個(gè)通道的數(shù)據(jù)到數(shù)據(jù)總線，隨后SYNC拉高，第二、三、四通道的數(shù)據(jù)按順序依次讀取。

3.2 多片AD的同步采樣及并行處理

單個(gè)AD的控制完成后，就很容易擴(kuò)展到對(duì)四片AD的控制。在采集多通道數(shù)據(jù)時(shí)，需要保持同步采樣，本設(shè)計(jì)采用的方法是每一路信號(hào)通過各自的信號(hào)調(diào)理電路和ADC轉(zhuǎn)換結(jié)束后，ADC保持?jǐn)?shù)據(jù)，由FPGA依次讀取。

在硬件布局時(shí)，四片AD共用數(shù)據(jù)線，讀寫信號(hào)和AD轉(zhuǎn)換時(shí)鐘信號(hào)。因此FPGA通過寫命令同時(shí)啟動(dòng)這四片AD芯片，十六個(gè)通道的模擬信號(hào)進(jìn)入AD。每片AD都有一個(gè)數(shù)據(jù)同步信號(hào)SYNC，當(dāng)判斷得到四片AD中的某個(gè)SYNC信號(hào)是低電平時(shí)，則可認(rèn)為十六道數(shù)字信號(hào)已同步到位，通過片選信號(hào)的切換依次讀取各個(gè)AD芯片的數(shù)據(jù)并暫時(shí)儲(chǔ)存在寄存器中。也可以根據(jù)自己需求，開啟和關(guān)閉某些AD，選擇特定的通道數(shù)據(jù)進(jìn)行讀取。同步采樣原理圖如圖5所示。

3.3 自定義指令

自定義指令是FPGA的嵌入式軟核nios ii的一大特色，nios ii有著一個(gè)開放式的ALU，用戶可以根據(jù)自己的要求添加自定義指令來實(shí)現(xiàn)應(yīng)用需求，大大體現(xiàn)了nios ii軟核的靈活性。自定義指令的功能是運(yùn)用Verilog語言，由電路模塊來完成的。因此，相比較利用C語言編程來實(shí)現(xiàn)功能，自定義指令具有執(zhí)行速度快的顯著特點(diǎn)。Nios ii支持四類自定義指令：組合邏輯指令、多周期用戶自定義指令、擴(kuò)展用戶自定義指令、內(nèi)部寄存器自定義指令來滿足各種應(yīng)用情況。

本設(shè)計(jì)中旋轉(zhuǎn)機(jī)械的振動(dòng)信號(hào)雖然在硬件中經(jīng)過了信號(hào)調(diào)理，但是由于元器件間參數(shù)的問題，仍舊會(huì)存在數(shù)據(jù)的偏差，運(yùn)用了自定義指令中的多周期用戶自定義指令將數(shù)據(jù)進(jìn)行修正。多周期指令需要數(shù)據(jù)指令和邏輯指令。利用start信號(hào)開始執(zhí)行指令，done信號(hào)來表示執(zhí)行結(jié)束，可以返回結(jié)果。

同時(shí)對(duì)于采集得到的數(shù)據(jù)進(jìn)行傅里葉變換、濾波等處理，通過自定義指令也能實(shí)現(xiàn)，提升了FPGA的信號(hào)處理能力。

4 AD時(shí)序仿真

仿真在FPGA的開發(fā)中扮演了重要的角色，利用modelsim仿真軟件來對(duì)編好的AD程序進(jìn)行時(shí)序驗(yàn)證。AD正式工作前，需要通過向AD內(nèi)部控制寄存器、CR1寫命令啟動(dòng)AD，然后才能讀取數(shù)據(jù)。啟動(dòng)AD芯片THS1207的流程圖如圖6所示，啟動(dòng)AD的仿真結(jié)果如圖7所示。

AD芯片THS1207正常啟動(dòng)后就可以開始讀取各個(gè)通道的數(shù)據(jù)，由于本設(shè)計(jì)是十六個(gè)通道依次采樣，采樣結(jié)束后，需要通過片選控制信號(hào)依次讀取各個(gè)通道的數(shù)據(jù)，仿真結(jié)果如圖8所示。

從仿真結(jié)果驗(yàn)證得到編寫的AD程序可以完成十六道采樣的設(shè)計(jì)要求。

5 實(shí)驗(yàn)結(jié)果

實(shí)驗(yàn)采用AD四通道同步采樣，利用信號(hào)發(fā)生器產(chǎn)生正弦波，選擇同步采樣方式對(duì)每個(gè)正弦波采樣128點(diǎn)，通過以太網(wǎng)傳送到上位機(jī)，采樣得到的波形如圖9所示。

可以利用FPGA的自定義指令，根據(jù)需求將得到的數(shù)據(jù)進(jìn)行處理，如圖10，對(duì)得到的波形數(shù)據(jù)進(jìn)行偏置為-10和放大倍數(shù)為1.05的修正。

實(shí)驗(yàn)中當(dāng)信號(hào)發(fā)生器發(fā)出正弦波的頻率達(dá)到3000Hz時(shí)，即采樣頻率達(dá)到384kHz時(shí)，F(xiàn)PGA采集波形能力達(dá)到了最大值，相當(dāng)于180000r /min的旋轉(zhuǎn)機(jī)械的基頻信號(hào)。當(dāng)超過3000Hz時(shí)，采樣得到的波形會(huì)出現(xiàn)毛刺現(xiàn)象。分析原因，主要是由于nios ii進(jìn)、出中斷服務(wù)程序，以及中斷服務(wù)程序中對(duì)采樣數(shù)據(jù)的讀取需要花費(fèi)一定的時(shí)間。

6 結(jié)束語

本設(shè)計(jì)利用FPGA并行技術(shù)、自定義模塊化設(shè)計(jì)以及nios ii的特色功能即自定制指令，實(shí)現(xiàn)了對(duì)于旋轉(zhuǎn)機(jī)械振動(dòng)信號(hào)的多通道高速同步采樣。顯示了FPGA可編程、設(shè)計(jì)靈活、高速的特點(diǎn)，同時(shí)也驗(yàn)證了基于FPGA的多通道高速采樣系統(tǒng)的可行性。

根據(jù)實(shí)驗(yàn)結(jié)果和理論的最大采樣速度還有差距，可以進(jìn)一步改進(jìn)系統(tǒng)設(shè)計(jì)，例如采用DMA優(yōu)化程序，提高速率。