SOPC實(shí)現(xiàn)的PCI總線高速數(shù)據(jù)傳輸系統(tǒng)

　　PCI總線DMA傳輸系統(tǒng)功能模塊之間的交互過程如圖3所示，過程描述如下：

　　(1)CPU等待PC使能DMA傳輸，PC使能DMA后，執(zhí)行(2);

　　(2)PC等待乒乓RAM的數(shù)據(jù)準(zhǔn)備好信號，數(shù)據(jù)準(zhǔn)備好后，執(zhí)行(3);

　　(3) CPU將DMA的讀/寫地址和傳輸長度參數(shù)寫入DMA控制器中，使能DMA控制器，DMA控制器開始數(shù)據(jù)傳輸，即讀口通過DMARD接口從RAM中讀數(shù)，寫口將數(shù)據(jù)寫到PCI橋，PCI橋?qū)?shù)據(jù)送至PCI總線;

　　(4)當(dāng)傳輸結(jié)束后，DMA控制器產(chǎn)生一個中斷(IRQ1)送CPU;

　　(5)CPU判斷傳輸是否完成，傳輸完成則通過PCI橋向PC發(fā)送中斷，并執(zhí)行(1)，開始下一次DMA傳輸;

　　(6)PCI總線發(fā)生異常時，PCI橋邏輯中斷CPU,CPU查詢異常狀態(tài)，并自動從異常中恢復(fù)。

2.2 PCI總線異常的自動處理

　　PCI總線DMA傳輸過程中，可能出現(xiàn)的異常包括：

　　(1)PCI總線上SERR信號為高，系統(tǒng)錯誤。

　　(2)PCI總線上PERR信號為高，數(shù)據(jù)奇偶校驗(yàn)錯誤;

　　(3)主設(shè)備或從設(shè)備中止傳輸;

　　(4)主設(shè)備或從設(shè)備中止傳輸，或重試次數(shù)超過門限，導(dǎo)致PCI橋?qū)偩€讀/寫失敗。

　　在偵察接收系統(tǒng)設(shè)計(jì)中，上述異常一旦發(fā)生，PCI接口便中斷NiosCPU,CPU接收到中斷后，通過查詢PCI橋的控制寄存器訪問(Control RegisterAccess,CRA)空間，獲得異常信息。系統(tǒng)錯誤發(fā)生時，PCI接口設(shè)備是沒有辦法恢復(fù)的，在這種情況下，NiosCPU可點(diǎn)亮指示燈，指示系統(tǒng)錯誤發(fā)生;其它異常情況發(fā)生后，Nios CPU可立即通過對DMA控制器的狀態(tài)空間的長度寫零來停止DMA傳輸，然后重新啟動DMA傳輸，讓系統(tǒng)從異常中恢復(fù)過來。

　　2.3 提高PCI總線DMA速率的優(yōu)化措施

　　為了盡可能提高DMA傳輸速率，本方案中共采取了以下三個方面的措施。

　　(1)PCI總線的突發(fā)傳輸與Avalon總線的流水線操作

　　為了提高系統(tǒng)傳輸速率，應(yīng)充分利用PCI總線的突發(fā)傳輸特性，使PCI總線處于突發(fā)傳輸狀態(tài)。為此，在系統(tǒng)設(shè)計(jì)中，一方面使Avalon總線工作于流水線模式下，降低Avalon總線的延遲時間;另一方面適當(dāng)增大緩存存儲空間，避免因緩沖區(qū)滿造成的傳輸延遲等待。

　　(2)DMA控制的優(yōu)化

　　為了使DMA傳輸更為靈活，如程序運(yùn)行過程中改變DMA長度、讀寫地址、數(shù)據(jù)的幀長度，以及發(fā)生異常時程序自動恢復(fù)等，本文中使用Nio sCPU控制DMA傳輸。CPU的主要任務(wù)是在PC使能DMA和數(shù)據(jù)準(zhǔn)備好時啟動DMA傳輸，應(yīng)盡可能使程序緊湊，減少冗余操作，做到條件具備立即啟動DMA傳輸。

　　(3)功能模塊的時鐘設(shè)置

　　如圖2所示，SOPC中包括7個功能組件，為了進(jìn)一步提高系統(tǒng)的速度，需要分別讓這7個組件的時鐘處于最佳狀態(tài)。PCI總線訪問相關(guān)組件的時鐘為33MHz,Nios CPU相關(guān)的組件運(yùn)行在150MHz時鐘上。使系統(tǒng)在正確穩(wěn)定運(yùn)行的基礎(chǔ)上，最大限度地提高運(yùn)行速度。

　　3 結(jié)束語

　　該方案將PCI橋和用戶邏輯在一片F(xiàn)PGA中實(shí)現(xiàn)，減少了硬件電路的復(fù)雜度、降低了系統(tǒng)成本;采用SOPC創(chuàng)建PCI橋，大大縮短了開發(fā)周期，提高了系統(tǒng)的可靠性，且因使用了片上Nios CPU進(jìn)行DMA的在線配置和自動異常處理，使DMA傳輸更加靈活。通過在EP3C120芯片上驗(yàn)證，該設(shè)計(jì)能夠?qū)崿F(xiàn)大于100Mbytes /s的PCI總線DMA傳輸速率。