基于PCI總線的1553B總線接口卡設計

　　在航電系統(tǒng)的研制初期，通常要先在地面以微型計算機為基礎做各種仿真實驗。這使得用于各仿真系統(tǒng)的接口板的研制和革新工作便同時成為航電系統(tǒng)發(fā)展的一個重點。接口板的主要任務是實現(xiàn)航電系統(tǒng)的數(shù)據(jù)總線與PC機的數(shù)據(jù)總線之間的通信功能，這使PC機可以模擬航電系統(tǒng)數(shù)據(jù)總線上所掛接的實際子系統(tǒng)。PCI（Peripheral Component Interconnect）總線，即外圍部件互連總線，是一種先進的高性能32／64位地址數(shù)據(jù)復用局部總線，可同時支持多組外圍設備。PCI局部總線不受制于處理器，為中央處理器及調整外圍設備提供一座橋梁，更可作為總線之間的交通指揮員，提高數(shù)據(jù)吞吐量，具有支持線性突發(fā)傳輸、極小的存取延誤、采用總線主控和同步操作、兼容性強等優(yōu)點。本文設計了一種基于PCI總線的接口板，其服務對象是MIL-STD-1553B總線，并編寫其在Windows下的驅動程序。

　　1 1553B總線協(xié)議

　　MIL-STD-1553B是一個關于數(shù)據(jù)總線電器特性和協(xié)議規(guī)范的軍事標準，這個標準規(guī)定了飛機內部數(shù)字式的命令／響應時分制多路數(shù)據(jù)總線的技術要求，也規(guī)定了多路數(shù)據(jù)總線的操作方式和總線上的信息流的格式以及電氣要求。其作用是提供一個在不同系統(tǒng)之間的傳輸數(shù)據(jù)和信息的媒介。

　　1553B數(shù)據(jù)總線以異步、命令／響應方式執(zhí)行數(shù)據(jù)信息的傳輸，是一種計雙工通信方式，它有3種終端類型：總線控制器（BC）、遠程終端（RT）和總線監(jiān)視器（BM）。BC是總線上惟一被安排為執(zhí)行建立和啟動數(shù)據(jù)傳輸任務的終端，BC控制數(shù)據(jù)總線上所有數(shù)據(jù)信息的傳輸，任何時候總線上只有一個BC。RT是用戶子系統(tǒng)到數(shù)據(jù)總線上的接口，它在BC的控制下提取數(shù)據(jù)或吸收數(shù)據(jù)。MT“監(jiān)控”總線上的信息傳輸，以完成對總線上的數(shù)據(jù)源進行記錄和分析，但它本身不參與總線的通信。各終端之間信息傳輸方式有：BC到RT，RT到BC，RT到RT，廣播方式和系統(tǒng)控制方式。1553B數(shù)據(jù)總線上的信息流由消息組成，一個完整的消息包括命令字、數(shù)據(jù)字和狀態(tài)字3種類型。每個字的字長為20 b，其前3位為同步字頭，有效信息位是16位，最后一位是奇偶校驗位，采用奇校驗，消息字采用曼徹斯特Ⅱ型碼調制信號，所有消息格式都是基于前面所述的3種字類型。

　　2 系統(tǒng)設計方案

　　系統(tǒng)設計分為2個部分：硬件電路的設計和軟件驅動程序及應用程序的設計。

　　2．1 系統(tǒng)硬件設計

　　系統(tǒng)完整的硬件電路結構如圖1所示，主要包括1553B總線接口模塊、PCI總線接口模塊和邏輯控制模塊。系統(tǒng)設計主要實現(xiàn)1553B總線和PCI總線之間的通信，因為在1553B總線上傳輸?shù)氖请p極性差分信號，所以要對發(fā)送或接收的信號進行電平轉換和相應的調制解調，1553B總線接口模塊即用來完成數(shù)據(jù)的組織和編碼或解碼。PCI總線接口模塊完成接口卡與上位機的通信。雙端口RAM作為2個模塊的數(shù)據(jù)中繼，邏輯控制模塊則將這2個模塊連接成為一個系統(tǒng)。上位機通過PCI總線接口模塊將欲發(fā)送的數(shù)據(jù)存入雙端口RAM中，邏輯控制模塊根據(jù)通信協(xié)議將數(shù)據(jù)送到1553B總線接口模塊，1553B總線接口模塊將此數(shù)據(jù)進行組織和編碼，發(fā)送到1553B主總線上；或1553B總線接口模塊從主總線上接收到數(shù)據(jù)，進行解碼并存放在存儲器。然后通知上位機，上位機通過PCI總線接口模塊從存儲器中取出數(shù)據(jù)以及本次1553B總線操作的狀態(tài)信息。

　　2．1．1 1553B總線接口模塊設計

　　1553B總線接口模塊主要包括1553B協(xié)議芯片、隔離變壓器和時鐘晶振。1553B協(xié)議芯片采用DDC公司的BU-61580，芯片包含2個低功耗的雙端收發(fā)器、協(xié)議邏輯、存儲器管理邏輯、處理器接口邏輯及4K×16 b內置共享靜態(tài)RAM以及直接面向主處理器的緩存接口組成，最多可擴展64K×16 b的外部RAM。協(xié)議芯片通過短截線與1553B主總線相連。而在協(xié)議芯片與短截線之間需要設置隔離變壓器，該隔離變壓器將1553B主總線與接口卡直流隔離，防止接口卡上產(chǎn)生的噪聲影響1553B主總線上的信號。

　　BU-61580功能上集成了BC／RT／BM一體化設計，可以編程設置BU-61580的配置寄存器來設定系統(tǒng)的工作方式，例如本系統(tǒng)中，通過軟件編程BU-61580配置寄存器1的位15為邏輯“1”，位14為邏輯“0”，可使BU-61580工作于RT方式。內存管理模式可選是BU-61580的RT的一大特點。為了下位機處理器可以方便的存取從給定地址接收有效的、完整的數(shù)據(jù)塊，保證為處理器提供最高程度的數(shù)據(jù)采樣一致連貫性，RT方式的內存管理采用雙緩沖模式，該模式下可以有選擇地將接收的廣播消息分解為非廣播消息。具體實現(xiàn)方法是為每一個接收到的消息提供2個32位的數(shù)據(jù)字塊，一個為激活的，另一個為停止的。當前命令結束后，BU-61580自動切換該子地址的數(shù)據(jù)塊的激活區(qū)域與停止區(qū)域，這樣，當向同一子地址發(fā)送命令時，如果數(shù)據(jù)有效并且雙緩沖區(qū)允許，數(shù)據(jù)會保存到另一個數(shù)據(jù)塊中，而不會使上一次的數(shù)據(jù)被覆蓋。

　　與下位機連接方面，BU-61580的接口配置采用16位緩沖模式，它向下位機提供了一個直接共享RAM接口。在該模式下，BU-61580的數(shù)據(jù)、地址總線與主機的總線地址隔離，并且BU-61580的尋址空間限制在其內部RAM4K字的范圍內。

　　2．1．2 邏輯控制模塊設計

　　PCI總線接口模塊與1553B總線接口模塊之間的邏輯控制電路通過可編程邏輯器件和DSP實現(xiàn)?？删幊踢壿嬈骷捎昧薃ltera公司的EP1C 12B芯片，其主要實現(xiàn)地址譯碼、數(shù)據(jù)緩存、邏輯控制、握手連接和與BU-61580的協(xié)議轉換等功能。EP1C12B芯片內部的RAM資源作為雙端口RAM和BU-61580之間的數(shù)據(jù)通道。下位機主控單元DSP控制器采用TI公司的TMS320F2812，用于控制EP1C12B完成1553B總線接口模塊對雙端口RAM的數(shù)據(jù)吞吐。上位機對1553B協(xié)議芯片進行操作時，相應的數(shù)據(jù)信號、地址信號和控制信號通過PCI總線發(fā)送到雙口RAM中。DSP控制FPGA從雙口RAM中取出該地址信號和控制信號進行譯碼，產(chǎn)生對應的地址信號以及控制信號送到BU-61580。如果操作是向1553B主總線發(fā)送數(shù)據(jù)，則同時將數(shù)據(jù)信號送到BU-61580的數(shù)據(jù)線。一次讀寫操作結束時，BU-61580將輸入FPGA的READY信號拉低，通知FPGA讀寫操作結束。如果有中斷產(chǎn)生，則在輸入FPGA的INT引腳上產(chǎn)生中斷波形（下降沿或低電平）。根據(jù)BU-61580輸入FPGA的中斷信號、握手信號或數(shù)據(jù)信號等，F(xiàn)PGA相應產(chǎn)生上位機需要的中斷信號、握手信號、插入等待信號和數(shù)據(jù)信號等，送到PCI總線上。

　　2．1．3 PCI總線接口模塊

　　PCI總線接口模塊包括PCI協(xié)議芯片及其配置電路。PCI協(xié)議定義了嚴格的電氣特性和時序要求，其接口電路實現(xiàn)難度大，采用專用的PCI接口芯片，可以避開復雜的PCI協(xié)議的細節(jié)設計，大大縮短開發(fā)周期。本系統(tǒng)選用的是PLX公司生產(chǎn)的PCI9052接口芯片作為PCI總線控制器，實現(xiàn)接口卡與PCI總線的橋接。