對存儲帶寬的要求使手機設計面臨兩難抉擇

如何在增加存儲帶寬以適應各種新興應用需要的同時又將尺寸降至最小和將成本降至最低，這是橫亙在手機制造商面前的一道難題。面向視頻、音樂、導航和聯(lián)網(wǎng)等多種應用的最新功能型手機要求高達數(shù)千兆位(Gb)的存儲帶寬，這比現(xiàn)今已有的手機高出一大截。因此，需要一種更好的存儲器控制器接口，以此支持未來手機的需求。

舉例來說，一個分辨率為1,280×1,024、刷新頻率為60Hz的24位(RGB)彩色編碼LCD就需要1.5Gbps的存儲器緩沖器讀/寫總帶寬，而總的存儲器帶寬則高達3.7Gbps。該帶寬用來驅動外置顯示器的常規(guī)分辨率，但渲染及其它功能則不在其內。將手機顯示器與目前計算機的圖形系統(tǒng)相比較并不過分，因為移動電話也和計算機一樣集成了千兆赫茲(GHz)的處理器和DDR DRAM主存儲器。這些系統(tǒng)都需要80至400Gbps的存儲器帶寬。

在一款集成了兩個處理器內核(一個用于基帶處理，另一個用于應用程序處理)的典型高端手機中，兩個處理器均需要以非易失性(Flash)存儲器來存放代碼，以易失性存儲器(SRAM和DRAM)作為處理數(shù)據(jù)時的臨時緩存器。

當應用程序處理器執(zhí)行用戶可載入的多媒體應用程序時，需要大量快速存取存儲器。然而，這種速度需求超過了現(xiàn)有最快閃存的存取速度的數(shù)倍。為實現(xiàn)這類性能，可以用價格較為低廉的NAND或MirrorBit ORNAND閃存來存放應用代碼，然后將其復制到更快的DARM中來執(zhí)行。因此，應用程序處理器一般需要NAND或ORNAND和DRAM存儲器。

相對而言，基帶處理器要執(zhí)行深層的嵌入?yún)f(xié)議堆棧。這類代碼最理想的是閃存直接執(zhí)行(即片內直接執(zhí)行，或縮寫為XIP)，并且需要對閃存進行隨機存取。只有NOR閃存支持高效的XIP模式，故通常選擇NOR存儲器來存放基帶代碼。DRAM能夠作為基帶處理的臨時緩沖器被應用程序處理器共享，或者是NOR存儲器可與專用于支持基帶處理的SRAM或pSARM結合使用。

集成如此多種類的存儲器通常需要超過100個引腳專門作為存儲器接口，而這一數(shù)量占據(jù)了整個手機CPU引腳總數(shù)的大約30%。德州儀器的OMAP 1611和意法半導體的Nomadik宏架構就是含有大量連接存儲器的引腳的高性能CPU的代表。

而隨著用戶對諸如LAN連接、GPS功能和移動電視(TV-on-mobile)等新型手機功能的需求，OEM們面臨著更大的挑戰(zhàn)。上述性能需要更強的處理能力，進而需要更大的內存帶寬來支持這種處理能力。這就意味著必須增加引腳的數(shù)量以支持增強的數(shù)據(jù)處理能力。目前的系統(tǒng)內存已占用了整個CPU很大一部分引腳數(shù)量，若要再增加引腳就會帶來種種問題和技術挑戰(zhàn)：

* 每個引腳都會為手機CPU直接增加0.4美分的成本，進而導致信號和相關電源/地引腳的總體成本提高60美分。

* 減少引腳數(shù)量可以縮小封裝體積、降低其成本。

* 對于焊盤有限的設計而言，I/O數(shù)量的減少可直接降低裸片成本。

* 采用大量引腳的CPU需要更多層的電路板用于信號走線，這樣將增加系統(tǒng)的成本。

* 通過通孔連接多層板的布線方式會引起噪聲問題。

* 為容納更多的引腳就需要更大的面積，但這樣做又與手機小型化、超薄化的趨勢背道而馳。

單純地暫不集成這些先進功能，而是等待開發(fā)出更快速的存儲器解決方案，這種做法顯然并非上策。雖然擴展存儲器總線接口在技術上具有可能性，但由于增加了CPU上業(yè)已龐大的引腳數(shù)目，這種方法并不合理。因而存儲器總線必須向著有利于DRAM性能的方向發(fā)展，同時尋找能夠支持頻率變化并減少引腳數(shù)量的新的I/O技術?？紤]到圍繞存儲器系統(tǒng)而構建的眾多基礎架構，想要從根本上改變內存總線是相當困難的。

圖1: 存儲器件可以共享客戶端和主機之間的總線

圖2: 存儲控制器接口鏈接系統(tǒng)總線和存儲器件

解決方案概述

存儲器控制器包含了兩個接口。主機接口將控制器與系統(tǒng)總線相連，存儲器接口則將控制器與存儲器件相連。兩個接口分別工作在各自的時鐘域中，并通常具有獨立的先入先出(FIFO)隊列。這就使得存儲器控制器可以通過以高速、少引腳數(shù)量的總線來替換隊列，從而很容易地重新分區(qū)為主機接口和存儲器接口。