用于CMOS圖像傳感器的流水線(xiàn)ADC設(shè)計(jì)及其成像驗(yàn)證

另外，由于余量放大器有限的帶寬，因此對(duì)輸入電壓響應(yīng)需要經(jīng)過(guò)一定的時(shí)間才能趨于穩(wěn)定。在采樣頻率為f的ADC中，要求信號(hào)在二分之一的時(shí)鐘周期內(nèi)達(dá)到所需的精度(即誤差小于1／2LSB)，即有：

式中GBW為單位增益帶寬，N為ADC分辨率，β為反饋系數(shù)，f為采樣頻率。
對(duì)于本文的ADC設(shè)計(jì)有：N=12，β=1／2，f=10 MHz，因此由公式(1)和公式(2)可得，用于本文第一級(jí)MDAC的余量放大器應(yīng)滿(mǎn)足：開(kāi)環(huán)增益需大于84 dB，單位增益帶寬需大于58 MHz。綜合考慮到輸入信號(hào)擺幅、流片工藝和功耗等要求，本文的余量放大器采用了折疊共源共柵的運(yùn)放結(jié)構(gòu)，仿真結(jié)果表示，該結(jié)構(gòu)可滿(mǎn)足設(shè)計(jì)要求。
2．2 比較器設(shè)計(jì)
流水線(xiàn)ADC由于采用了校正電路，對(duì)比較器失調(diào)電壓的要求放寬了。對(duì)于1．5 bit每級(jí)的電路，設(shè)參考電壓為1 V，則它的失調(diào)電壓放寬為125 mV。本ADC中從第1級(jí)到第10級(jí)電路都采用了動(dòng)態(tài)比較器，因?yàn)槠涫д{(diào)電壓小于可校正的最大失調(diào)電壓，同時(shí)它具有較快的速度和較低的功耗。該電路的原理圖如圖4所示，它包括一個(gè)由rst信號(hào)控制的快速?gòu)?fù)位電路、信號(hào)輸入的預(yù)防大電路、鎖存比較器以及輸出反相器組成。

2．3 數(shù)字位時(shí)間對(duì)齊及數(shù)字校準(zhǔn)電路設(shè)計(jì)
由于流水線(xiàn)ADC每級(jí)電路產(chǎn)生數(shù)字代碼的時(shí)間不同，因此，在進(jìn)行數(shù)字校正之前，必須先對(duì)其進(jìn)行延遲，所以在數(shù)字校正電路之前必須要有數(shù)字延遲電路。完整的輸出數(shù)字時(shí)間對(duì)齊及數(shù)字校正電路如圖5所示，其中圖的左邊為數(shù)字位時(shí)間對(duì)齊電路，圖的右邊為數(shù)字校準(zhǔn)電路。

2．4 時(shí)鐘控制電路設(shè)計(jì)
流水線(xiàn)ADC對(duì)于時(shí)序要求比較高，為了確保流水線(xiàn)ADC正常工作，要求前后兩級(jí)不同時(shí)工作在采樣狀態(tài)和保持狀態(tài)，至少需要一對(duì)兩相不交疊時(shí)鐘。文中設(shè)計(jì)的時(shí)鐘信號(hào)電路如圖6所示。相比一般的采用器件延時(shí)來(lái)設(shè)計(jì)時(shí)鐘控制電路，本文采用了在電路引入電容的方式來(lái)確定時(shí)鐘延時(shí)，盡管這樣做會(huì)在版圖上多占用了一些面積，但是其好處是設(shè)計(jì)的兩相不交疊時(shí)鐘非常穩(wěn)定，時(shí)鐘可以根據(jù)電容值選取的大小而更為合理的錯(cuò)開(kāi)。