32位嵌入式CPU中系統(tǒng)控制協(xié)處理器的設(shè)計(jì)與實(shí)現(xiàn)

　　電路的定制設(shè)計(jì)主要指的是，在Composer環(huán)境中手工設(shè)計(jì)晶體管級(jí)的電路。電路參數(shù)的確定由Synopsys的電路仿真工具Hspice協(xié)助完成。將從設(shè)計(jì)好的電路中抽出的網(wǎng)表輸入到Hspice中，仿真計(jì)算出電路的時(shí)延

　　為了減少全定制設(shè)計(jì)的工作量，電路設(shè)計(jì)要建立模塊的微體系結(jié)構(gòu)。其中CP0的基本單元確定如下：基本的CP0寄存器(時(shí)鐘上沿同步寄存器) ；32位比較器；32位加法器；多選一選擇器(包括2選1、3選1和4選1 MUX)；驅(qū)動(dòng)器(即反相器；其尺寸參數(shù)化以適應(yīng)不同驅(qū)動(dòng)要求)。

　　加法器基本采用了超前進(jìn)位加法器的思想，然后在整體上分成兩個(gè)16位加法器的模塊，模塊間采用進(jìn)位選擇加法器的思想，從而大大提高了整個(gè)電路的速度。但其面積比全部采用超前進(jìn)位加法器時(shí)要大20％左右。

　　設(shè)計(jì)出來(lái)的電路邏輯是否正確，時(shí)延是否滿足要求，分別需要做功能驗(yàn)證和電路仿真。在驗(yàn)證了各個(gè)小模塊的正確性之后，需驗(yàn)證小模塊之間的邏輯連接正確性，最后對(duì)整個(gè)模塊進(jìn)行驗(yàn)證，進(jìn)一步分析電路找出模塊中的最長(zhǎng)路徑，通過(guò)仿真、更改電路、再仿真的過(guò)程，來(lái)確定該模塊是否能達(dá)到預(yù)期的邏輯設(shè)計(jì)要求。

　　版圖的全定制設(shè)計(jì)

　　版圖設(shè)計(jì)是根據(jù)電路功能和性能的要求以及工藝條件的限制(如線寬、間距、制版設(shè)備所允許的基本圖形等)，設(shè)計(jì)集成電路制造過(guò)程中必需的光刻掩膜版圖。版圖設(shè)計(jì)與集成電路制造工藝技術(shù)緊密相連，是集成電路設(shè)計(jì)的最終目標(biāo)。

　　在設(shè)計(jì)過(guò)程中，為了降低設(shè)計(jì)的復(fù)雜度，采用混合設(shè)計(jì)模式，即全定制和標(biāo)準(zhǔn)單元設(shè)計(jì)相結(jié)合的設(shè)計(jì)方法。這樣既有利于保證電性能的要求，又能減小設(shè)計(jì)周期，是一種較為理想的設(shè)計(jì)模式。

　　在全定制版圖中，設(shè)計(jì)過(guò)程分為兩步完成，每個(gè)大單元電路總是由各種基本電路組合而成，所以第一步是繪制基本電路的版圖，畫完后做DRC和LVS，保證基本電路的正確性。第二步用這些基本電路來(lái)組合成大的單元。

　　全定制芯片設(shè)計(jì)可以根據(jù)數(shù)據(jù)通路電路的規(guī)則手工設(shè)計(jì)出合理的版圖。版圖設(shè)計(jì)中盡量保證各個(gè)部分的規(guī)整和對(duì)稱，使其易于擴(kuò)展。版圖的布局中使聯(lián)系較多的單元盡量靠近，從而縮短互連線的長(zhǎng)度，減小每個(gè)單元的面積和時(shí)延，降低器件的負(fù)載電容，采取的具體措施如下：

　　1) 增加地與襯底、電源與阱的接觸，在沒(méi)有器件和走線的空白處多打接觸孔，并且將其與電源或地連接，有利于收集噪聲電流、穩(wěn)定電位、減小干擾和被干擾；

　　2) 形成網(wǎng)狀的電源地線網(wǎng)絡(luò)；

　　3) 避免同層或上下兩層中長(zhǎng)金屬線的平行走線，對(duì)噪聲敏感的線盡量布得短；

　　4) 避免首尾循環(huán)的走線；

　　5) 在滿足設(shè)計(jì)規(guī)則的前提下，盡量減小MOS管的有源區(qū)面積，以減小寄生電容，提高工作速度；

　　6) 在數(shù)據(jù)通路設(shè)計(jì)中，要為金屬連線留下一些備用位置。

　　控制通路與數(shù)據(jù)通路的集成設(shè)計(jì)及驗(yàn)證

　　邏輯層次

　　控制部分直接用行為級(jí)的RTL代碼，數(shù)據(jù)通路部分由從全定制電路導(dǎo)出的結(jié)構(gòu)化RTL代碼，得到全模塊的邏輯描述。

　　可采用向量進(jìn)行驗(yàn)證，與采用RTL(或C模型)進(jìn)行驗(yàn)證的結(jié)果(trace文件)進(jìn)行比對(duì)。

　　電路層次

　　電路層次控制通路與數(shù)據(jù)通路的集成可以借助Composer順利完成。

　　對(duì)于延時(shí)信息的獲取，數(shù)據(jù)通路或控制通路內(nèi)部的路徑分別采用Hspice仿真及綜合來(lái)獲得，分析內(nèi)部是否存在關(guān)鍵路徑。

　　涉及數(shù)據(jù)通路與控制通路之間的關(guān)鍵路徑，可以由全定制部分提交數(shù)據(jù)通路部分接口的輸入/輸出時(shí)延信息，即該路徑在其內(nèi)部需要的時(shí)間。以這些信息作為外部約束，再對(duì)相關(guān)模塊進(jìn)行綜合(按模塊綜合)，結(jié)果文件中將得到集成后的關(guān)鍵路徑。

　　版圖層次

　　要保證版圖與電路的一致性，需要做LVS驗(yàn)證。即將控制通路的門級(jí)網(wǎng)表導(dǎo)入Composer，與數(shù)據(jù)通路的全定制電路合成總電路，并由此提取電路級(jí)的Spice網(wǎng)表進(jìn)行LVS驗(yàn)證。LVS采用的工具為Mentor Graphics 的Calibre工具。

　　結(jié)語(yǔ)

　　本文主要研究了基于MIPS 4Kc體系結(jié)構(gòu)的系統(tǒng)控制協(xié)處理器的設(shè)計(jì)和實(shí)現(xiàn)，包括精確異常處理的實(shí)現(xiàn)方式和全定制的物理設(shè)計(jì)。在對(duì)精確異常處理機(jī)制的過(guò)程中通過(guò)增加寫使能判別邏輯達(dá)到了縮減關(guān)鍵路徑時(shí)延的目的，降低了控制邏輯的復(fù)雜性，同時(shí)增加了全芯片的可靠性。本文的設(shè)計(jì)通過(guò)了邏輯、電路驗(yàn)證，應(yīng)用于32位CPU的設(shè)計(jì)中，并采用中芯國(guó)際的1P6M 0.18mm工藝成功流片。