DSP接口效率的分析與提高

２總線不兼容的情況

有一類芯片的總線接口是分時(shí)復(fù)用的，如ＣＡＮ總線控制器ＳＪＡ１０００。ＳＪＡ１０００有８位的數(shù)據(jù)和地址復(fù)用的總線，可以和多種ＭＣＵ直接相連。一次總線操作開始時(shí)，總線先傳遞此次操作訪問(wèn)的地址，在ＡＬＥ信號(hào)將地址鎖存后，再進(jìn)行數(shù)據(jù)讀寫。而ＤＳＰ的數(shù)據(jù)總線和地址總線被并行地引出，這種并行結(jié)構(gòu)比分時(shí)復(fù)用的串行結(jié)構(gòu)先進(jìn)，有著高一倍的帶寬。但ＤＳＰ被設(shè)計(jì)時(shí)并沒有考慮過(guò)會(huì)在芯片外將并行的總線再串行化，也就沒有設(shè)計(jì)相應(yīng)的輔助信號(hào)來(lái)完成這種轉(zhuǎn)換。這使得完全使用硬件方法進(jìn)行串行轉(zhuǎn)換比較困難。此類問(wèn)題通常使用軟件和硬件配合解決，并不真正地靠硬件進(jìn)行轉(zhuǎn)換，而是把一次總線操作分解成兩步。先把此次操作的目標(biāo)地址作為數(shù)據(jù)送到總線上，同時(shí)通過(guò)硬件產(chǎn)生一個(gè)鎖存信號(hào)將其鎖存。然后再進(jìn)行讀寫操作，讀寫操作的目標(biāo)地址就是上一步被鎖存的地址。

使用這種辦法，硬件和軟件都不需要進(jìn)行復(fù)雜的變換。唯一的缺點(diǎn)是指令的效率變低了。由于ＳＪＡ１０００的讀寫周期一般是ＤＳＰ的指令周期的幾倍，一次訪問(wèn)被分解成兩次后多消耗的時(shí)間不能忽略。還有一個(gè)更重要的影響是，這種轉(zhuǎn)換方法在尋址時(shí)無(wú)法使用ＤＳＰ的并行尋址功能，必須使用另外的變量獨(dú)立運(yùn)算。在多數(shù)的ＣＡＮ總線應(yīng)用中，這種處理方法不會(huì)對(duì)系統(tǒng)的整體性能產(chǎn)生太大的影響。但在有的系統(tǒng)中，這種低效是不可容忍的，如由ＤＳＰ和ＳＪＡ１０００組成的ＣＡＮ總線網(wǎng)關(guān)，它含有多個(gè)ＳＪＡ１０００芯片，并且在ＳＪＡ１０００之間需要經(jīng)常進(jìn)行數(shù)據(jù)塊的搬移。對(duì)于次數(shù)頻繁并且尋址有規(guī)律的操作，利用ＤＳＰ的并行尋址功能將極大地提高程序的效率。以下程序段可在兩個(gè)不同網(wǎng)段的ＳＪＡ１０００之間完成一幀消息搬移功能（它在每次操作的同時(shí)對(duì)下次操作的地址進(jìn)行并行尋址）：Ｌａｒａｒ０，ｍｌｅｎｇｔｈ；取消息的長(zhǎng)度
Ｌａｒａｒ１，＃ＳＪＡ１＿Ａ；一個(gè)ＳＪＡ１０００中接收郵箱的首地址
Ｌａｒａｒ２，＃ＳＪＡ２＿Ｓ；另一個(gè)ＳＪＡ１０００中發(fā)送郵箱的首地址
Ｍａｒ*，ａｒ０
Ｍａｒ*－，ａｒ１
Ｌｏｏｐ：?；復(fù)制一幀消息
Ｌａｃｌ*＋，ａｒ２
Ｓａｃｌ*＋，ａｒ０
Ｂａｎｚｌｏｏｐ?*－，ａｒ１

如果按上述方法改寫這段程序，不僅對(duì)ＳＪＡ１０００的操作時(shí)間要增加一倍，而且每次操作前都要對(duì)地址進(jìn)行運(yùn)算，使得完成同樣功能的程序運(yùn)行時(shí)間要增加到原來(lái)的３～４倍。

這時(shí)，只有使用純硬件的解決方法才能獲得理想的效果。設(shè)計(jì)的關(guān)鍵是生成合適的鎖存信號(hào)ＡＬＥ，使它能夠滿足ＳＪＡ１０００的時(shí)序要求。通過(guò)研究ＤＳＰ控制信號(hào)的時(shí)序可以發(fā)現(xiàn)，從地址建立到讀寫控制信號(hào)有效大約要經(jīng)歷二分之一個(gè)ＣＰＵ時(shí)鐘的時(shí)間，而ＳＪＡ１０００的ＡＬＥ信號(hào)要求的最小寬度為８ｎｓ，因此對(duì)于主頻在５０ＭＨｚ（ＣＰＵ時(shí)鐘為２０ｎｓ）以下的ＤＳＰ，可以利用這二分之一個(gè)ＣＰＵ時(shí)鐘的時(shí)間間隙生成ＡＬＥ信號(hào)。圖３給出了含兩片ＳＪＡ１０００的接口電路圖。除了片選信號(hào)外，這兩片ＳＪＡ１０００的總線和其它控制信號(hào)都連在一起。假設(shè)ＳＪＡ１０００的片選地址為０Ｘ８ｘｘｘ和０Ｘ９ｘｘｘ，各引腳定義與圖中對(duì)應(yīng)，則ＧＡＬ中的邏輯關(guān)系如下：

／ＡＤＤＲ＿Ｇ＝ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ*ＲＤ*ＷＲ
／ＤＡＴＡ＿Ｇ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＡＤＤＲ＿Ｇ
／ＷＲ＝／ＤＳＰ＿ＷＲ*／ＡＬＥ
／ＲＤ＝／ＤＳＰ＿ＲＤ*／ＡＬＥ
ＡＬＥ＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*ＤＳＰ＿ＲＤ*ＤＳＰ＿ＷＲ
／ＣＳ１＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?／ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ
／ＣＳ２＝／ＤＳＰ＿ＤＳ*ＤＳＰ＿Ａ１５*／ＤＳＰ＿Ａ１４*／ＤＳＰ＿Ａ１３*
?ＤＳＰ＿Ａ１２*ＡＤＤＲ＿Ｇ

對(duì)其中一片進(jìn)行讀寫操作，則時(shí)序關(guān)系如圖４所示。

其中，ｔｗｒ、ｔｗｗ分別為ＤＳＰ讀、寫時(shí)的ＡＬＥ信號(hào)寬度，它們都接近１／２個(gè)ＣＬＫＯＵＴ的周期。ｔ為ＡＬＥ的下降沿到ＲＤ、ＷＲ有效的時(shí)間，它由ＧＡＬ翻轉(zhuǎn)的延時(shí)產(chǎn)生，為１０ｎｓ以上（注：本圖中ＤＳＰ的時(shí)序來(lái)自ＴＭＳ３２０Ｃ２４ｘｘＡ系列，不同系列的ＤＳＰ產(chǎn)品之間時(shí)序可能有細(xì)微的差別）。對(duì)于主頻高于５０ＭＨｚ的ＤＳＰ，應(yīng)當(dāng)使用有更高工作頻率的可編程邏輯器件，并將前面介紹的計(jì)數(shù)器引入可編程邏輯器件內(nèi)，來(lái)產(chǎn)生滿足時(shí)序要求的鎖存信號(hào)。

本文介紹的兩種高效率的ＤＳＰ接口的設(shè)計(jì)方法，去掉了在ＤＳＰ訪問(wèn)外設(shè)時(shí)任何不必要的時(shí)間消耗。當(dāng)然，效率的提高是以增加硬件的復(fù)雜度為代價(jià)的，在能夠滿足設(shè)計(jì)要求的前提下，設(shè)計(jì)者應(yīng)該選擇簡(jiǎn)單的設(shè)計(jì)方案。而對(duì)于頻繁進(jìn)行外設(shè)訪問(wèn)的高性能系統(tǒng)，本文提供了理想的接口方案。