FPGA與外部存儲(chǔ)設(shè)備的接口實(shí)現(xiàn)

其次，是如何控制DRAM的各種狀態(tài)。當(dāng)設(shè)計(jì)FPGA與DRAM的接口時(shí)，由于它除了讀寫(xiě)狀態(tài)外還有較多的其它狀態(tài)，所以需要著重設(shè)計(jì)好讀寫(xiě)狀態(tài)與其它狀態(tài)之間的轉(zhuǎn)換控制。為了解決這個(gè)問(wèn)題，本設(shè)計(jì)采用了狀態(tài)機(jī)來(lái)控制這些狀態(tài)之間的關(guān)系，DRAM的狀態(tài)轉(zhuǎn)移圖如圖4所示：
下面給出了圖中各個(gè)狀態(tài)所表示的意思：

IDLE 表示存儲(chǔ)器處于空閑狀態(tài)；
LMREG 表示加載寄存器狀態(tài)；
ACT 表示活動(dòng)狀態(tài)；
AR2 表示自動(dòng)刷新有效狀態(tài)；
AR 表示自動(dòng)刷新無(wú)效狀態(tài)；
WRITE STATE 表示讀狀態(tài)；
READ STATE 表示寫(xiě)狀態(tài)；

只有當(dāng)系統(tǒng)時(shí)鐘的上升延到來(lái)時(shí)，才會(huì)觸發(fā)這個(gè)狀態(tài)機(jī)改變一次當(dāng)前狀態(tài)。

剛開(kāi)始時(shí)，存儲(chǔ)器的初始狀態(tài)為空閑狀態(tài)，當(dāng)有請(qǐng)求來(lái)時(shí)才會(huì)進(jìn)入下一個(gè)狀態(tài)，如果沒(méi)有請(qǐng)求就一直保持空閑狀態(tài)。虛線(xiàn)表示自動(dòng)按順序進(jìn)入下一個(gè)狀態(tài)。

最后，是FPGA的設(shè)計(jì)要求。一個(gè)優(yōu)秀的FPGA設(shè)計(jì)不僅要達(dá)到系統(tǒng)的基本要求，同時(shí)必須滿(mǎn)足可讀性、可重復(fù)性和可測(cè)性。
可讀性好的FPGA設(shè)計(jì)原理圖和硬件描述語(yǔ)言設(shè)計(jì)應(yīng)該包含足夠詳細(xì)的注釋。每張?jiān)韴D之間的關(guān)系及硬件描述模塊間的互聯(lián)關(guān)系的說(shuō)明固然重要，但是每個(gè)模塊本身的說(shuō)明也是不能忽視的，例如狀態(tài)機(jī)的文檔應(yīng)當(dāng)包括狀態(tài)圖或功能描述。好的文檔也許花不了很多的時(shí)間，但是卻可以在調(diào)試﹑測(cè)試和維護(hù)設(shè)計(jì)上節(jié)省大量的時(shí)間。

可重復(fù)性指FPGA設(shè)計(jì)應(yīng)該保證如果不同的人從不同的部位開(kāi)始，并重新進(jìn)行布局布線(xiàn)等，應(yīng)該得到同樣的結(jié)果。沒(méi)有這個(gè)保證，驗(yàn)證以及其他形式的設(shè)計(jì)測(cè)試就毫無(wú)意義。設(shè)計(jì)者顯然不希望在設(shè)計(jì)里出現(xiàn)這樣的情況，具有相同的輸入輸出管腳和功能的器件，由于布局布線(xiàn)的差異，導(dǎo)致最后時(shí)序不一致。如果在實(shí)現(xiàn)的過(guò)程中，系統(tǒng)設(shè)計(jì)軟件的參數(shù)或選項(xiàng)不一致，就會(huì)發(fā)生這種情況。因此FPGA的文檔就應(yīng)該包括必要的信息，即軟件開(kāi)發(fā)系統(tǒng)的版本號(hào)﹑軟件的各個(gè)選項(xiàng)及參數(shù)設(shè)計(jì)。
可測(cè)性是FPGA設(shè)計(jì)的最后一個(gè)特征。系統(tǒng)級(jí)的測(cè)試要求設(shè)計(jì)者對(duì)整個(gè)設(shè)計(jì)流程及系統(tǒng)架構(gòu)都要很清楚。隨著設(shè)計(jì)層次的提高，使得設(shè)計(jì)者面對(duì)的電路規(guī)模越來(lái)越大，功能越來(lái)越復(fù)雜，相應(yīng)電路的測(cè)試也變得越來(lái)越困難。在設(shè)計(jì)過(guò)程中綜合考慮測(cè)試的設(shè)計(jì)問(wèn)題并統(tǒng)一實(shí)施，將有效地縮短整個(gè)產(chǎn)品的開(kāi)發(fā)時(shí)間、減少返工。

結(jié)束語(yǔ)

在開(kāi)發(fā)過(guò)程中由于采用高級(jí)硬件編程語(yǔ)言－編程器件的設(shè)計(jì)實(shí)現(xiàn)過(guò)程，大大縮短了開(kāi)發(fā)周期，增加了硬件設(shè)計(jì)的靈活性和可移植性，也避免了專(zhuān)用集成電路設(shè)計(jì)的高風(fēng)險(xiǎn)。采用邏輯仿真與后時(shí)序仿真相結(jié)合的驗(yàn)證方法，可以保證設(shè)計(jì)的可靠性?；谏鲜鰞?yōu)點(diǎn)，這種開(kāi)發(fā)方式在中小型集成電路開(kāi)發(fā)中已得到廣泛應(yīng)用。 隨著工藝技術(shù)的發(fā)展與市場(chǎng)的需要，超大規(guī)模﹑高速﹑低功耗的新型FPGA將會(huì)不斷推陳出新?，F(xiàn)在新一代的FPGA甚至集成了中央處理器（CPU）或數(shù)字處理器（DSP）內(nèi)核，在一片F(xiàn)PGA上進(jìn)行軟硬件協(xié)同設(shè)計(jì)，為實(shí)現(xiàn)片上可編程系統(tǒng)（SOPC，System On Programmable Chip）提供了強(qiáng)大的硬件支持。