基于FPGA的PCI接口設(shè)計(jì)

3.2 Memory寫(xiě)操作
pci_t32的單周期memory 寫(xiě)操作時(shí)序如圖3所示。

時(shí)序分析及用戶邏輯設(shè)計(jì)要點(diǎn)：pci主設(shè)備在第2個(gè)clk給出要寫(xiě)的目標(biāo)地址ad 31 0 和Memory寫(xiě)命令cben 3 0 =7，pci_t32在第3個(gè)clk向用戶設(shè)備給出寫(xiě)目標(biāo)地址l_adro 31 0 和Memory寫(xiě)命令l_cmdo 3 0 =7。用戶設(shè)備要對(duì)l_cmdo 3 0 譯碼來(lái)判斷是何種操作，對(duì)l_adro 31 0 譯碼來(lái)選擇目標(biāo)地址。在lt_framen輸出為低的下個(gè)時(shí)鐘周期，若用戶設(shè)備邏輯準(zhǔn)備好接收pci_32t寫(xiě)的數(shù)據(jù)，可以置低lt_rdyn。若用戶邏輯沒(méi)有準(zhǔn)備好，可以延遲置低lt_rdyn來(lái)產(chǎn)生延時(shí)等待周期。當(dāng)lt_dxfrn輸出為低電平時(shí)(第7個(gè)clk)，pci_t32已經(jīng)將輸出的有效數(shù)據(jù)放在l_dato 31 0 上，pci用戶設(shè)備必須在第8個(gè)clk的上升沿將l_dato 31 0 輸出的數(shù)據(jù)D0鎖存至目標(biāo)地址l_adro 31 0 ，用戶設(shè)備邏輯可以用第8個(gè)clk的上升沿來(lái)作為鎖存器的鎖存時(shí)鐘，用lt_dxfrn作為鎖存器的鎖存使能信號(hào)(/Latch Enable)或存儲(chǔ)單元的寫(xiě)使能信號(hào)(/Write Enable)。

4 應(yīng)用設(shè)計(jì)實(shí)例及注意事項(xiàng)

筆者已經(jīng)成功地將pci_t32用于一個(gè)compact PCI的TARGET控制模塊中。在這個(gè)模塊中，主設(shè)備Master通過(guò)pci_t32來(lái)讀寫(xiě)64個(gè)32bit控制寄存器，再由這些寄存器組去控制外部設(shè)備。在本系統(tǒng)的FPGA里，還有仲裁器等其它邏輯，PCI時(shí)鐘是33MHz，芯片選用的是EPF10K100EQC240-2。系統(tǒng)邏輯設(shè)計(jì)的框架如圖4所示。

在寄存器組里還有一些簡(jiǎn)單的選通、三態(tài)控制等邏輯，此略。L_adro 6 0 譯碼選擇寄存器組里的目標(biāo)寄存器。當(dāng)/WE有效時(shí)，l_dato 31 0 上是pci_t32輸出的有效數(shù)據(jù)；當(dāng)/OE有效時(shí)，寄存器組必須將要輸出的數(shù)據(jù)放到l_adi 31 0 總線上。
在使用pci_t32時(shí)，還有一些值得注意的地方，如下所述：
1 用戶邏輯的時(shí)鐘(本系統(tǒng)的寄存器組的時(shí)鐘clk)與進(jìn)入pci_t32的時(shí)鐘必須是同一個(gè)時(shí)鐘，并且在定義管腳時(shí)應(yīng)選用全局時(shí)鐘線(global clock)。這樣，可以保證時(shí)鐘的同步，提高系統(tǒng)的性能。
2 從庫(kù)中調(diào)出pci_t32.gdf的symbol，在其右上角，可以看到一些默認(rèn)設(shè)置，雙擊這些參數(shù)，可以改變?cè)O(shè)置。包括：Device_ID、REVISION_ID、CLASS_CODE、VENDOR_ID、基地址等PCI標(biāo)準(zhǔn)配置寄存器。
3 選擇芯片主要考慮兩個(gè)因素：
容量和速度。芯片容量包括片內(nèi)的邏輯單元和可用I/O管腳數(shù)。芯片速度主要由PCI系統(tǒng)工作的時(shí)鐘頻率以及用戶邏輯的大小和優(yōu)化程度兩方面決定。

Pci_t32的資源占用較小，在用EPF10K100EFC484-1芯片編譯時(shí)，占用62１個(gè)LC(Logic Cell)。而PCI宏核pci_a，在用EPF10K100EFC484-1芯片編譯時(shí)，占用923個(gè)LC。EPF10K100共有約5000個(gè)LC。
Altera的FPGA有多種容量和速度級(jí)，一般來(lái)說(shuō)，-1速度級(jí)的芯片可以滿足66MHz時(shí)鐘的PCI時(shí)序要求，-2速度級(jí)的芯片只能滿足33MHz時(shí)鐘的PCI時(shí)序要求。

速度和容量是否能滿足用戶的要求，必須要進(jìn)行仿真才能最終確定。
現(xiàn)在FPGA的價(jià)格日漸下降，大容量的FPGA使用越來(lái)越普遍。各家芯片供應(yīng)商都提供了各種 PCI宏核邏輯。設(shè)計(jì)者可以將PCI用戶邏輯與PCI接口宏核邏輯集成在一片F(xiàn)PGA里，在頂層通過(guò)仿真來(lái)驗(yàn)證PCI接口以及用戶邏輯設(shè)計(jì)的正確與否。這樣，可以大幅度提高調(diào)試速度，縮短開(kāi)發(fā)周期，提高電路板的集成度和系統(tǒng)性能?？梢钥隙ǖ仡A(yù)言，使用PCI接口宏核邏輯來(lái)進(jìn)行PCI接口設(shè)計(jì)是今后設(shè)計(jì)PCI接口的主要方法。PCI接口宏核邏輯將會(huì)受到越來(lái)越多的設(shè)計(jì)工程師的青睞。

參考文獻(xiàn)
1 ALTERA Device Data book 1999．ALTERA，1999
2 PCI MegaCore Function User Guider，Version 1.0．ALTERA，1999年12月
3 金 革．可編程邏輯陣列FPGA和EPLD．合肥：中國(guó)科技大學(xué)出版社，1996