基于TMS320C6701控制AD9852的接口電路設(shè)計(jì)

３．１ 參考時(shí)鐘信號(hào)

實(shí)現(xiàn)多片ＡＤ９８５２芯片同步的首要要求是每個(gè)ＡＤ９８５２的輸入?yún)⒖紩r(shí)鐘之間必須有最小的相位差。本系統(tǒng)要求用一個(gè)時(shí)鐘信號(hào)源產(chǎn)生四路相干時(shí)鐘分別分配給ＥＰＬＤ和三片ＡＤ９８５２，這給保證時(shí)鐘信號(hào)的驅(qū)動(dòng)能力和信號(hào)完整性帶來了難度。本系統(tǒng)的解決辦法是將溫補(bǔ)晶振產(chǎn)生的信號(hào)首先傳送到一個(gè)零延遲時(shí)鐘驅(qū)動(dòng)芯片ＣＹ２３０５的輸入端，再由該芯片輸出四路同步時(shí)鐘信號(hào)，其中一路時(shí)鐘直接供給ＥＰＬＤ，其它三路時(shí)鐘分別輸入給三個(gè)ＭＡＸ９３７１芯片，此芯片把輸入的單端ＬＶＴＴＬ電平時(shí)鐘轉(zhuǎn)化成差分ＬＶＰＥＣＬ電平時(shí)鐘后，再分別輸入給三片ＡＤ９８５２芯片。為了使輸入到每個(gè)ＡＤ９８５２的參考時(shí)鐘信號(hào)的延遲時(shí)間保持一致，需要采用蛇形差分對的走線方法精心布線，使參考時(shí)鐘ＰＣＢ走線距離相同。本系統(tǒng)ＡＤ９８５２的參考時(shí)鐘之所以采用差分輸入模式，是因?yàn)樗粌H可以抑制時(shí)鐘信號(hào)上的共模噪聲，而且它還具有最小的抖動(dòng)率和更短的上升和下降時(shí)間（小于１ｎｓ）。 ３．２ 更新時(shí)鐘信號(hào)

在對ＡＤ９８５２進(jìn)行控制編程時(shí)，寫入ＡＤ９８５２的數(shù)據(jù)首先被緩存在內(nèi)部的Ｉ／Ｏ緩沖寄存器中，不會(huì)影響到ＡＤ９８５２的工作狀態(tài)；只有當(dāng)ＡＤ９８５２的更新時(shí)鐘信號(hào)的上升沿到來時(shí)，觸發(fā)Ｉ／Ｏ緩沖寄存器把數(shù)據(jù)傳送給內(nèi)部控制寄存器以后才改變ＡＤ９８５２的工作狀態(tài)。更新時(shí)鐘信號(hào)的產(chǎn)生有兩種方式，一種是由ＡＤ９８５２芯片內(nèi)部自動(dòng)地產(chǎn)生，用戶可以對更新時(shí)鐘的頻率進(jìn)行編程來產(chǎn)生固定周期的內(nèi)部更新時(shí)鐘；另一種是由用戶提供外部更新時(shí)鐘，此時(shí)ＡＤ９８５２ Ｉ／Ｏ ＵＤ引腳為輸入引腳，由外部控制器提供信號(hào)。

在同時(shí)寫入三片ＡＤ９８５２內(nèi)部的頻率和相位控制寄存器的過程中，為了防止因數(shù)據(jù)建立和保持時(shí)間的原因而出現(xiàn)編程信息傳輸錯(cuò)亂，使ＡＤ９８５２的輸出信號(hào)失去同步，本系統(tǒng)使用由ＥＰＬＤ提供的同一個(gè)外部更新時(shí)鐘信號(hào)。若使用ＡＤ９８５２內(nèi)部更新模式，盡管可以簡化系統(tǒng)設(shè)計(jì)，但因?yàn)椋粒模梗福担矁?nèi)部時(shí)鐘頻率較高，會(huì)受到ＡＤ９８５２接口速率的限制使ＡＤ９８５２的控制時(shí)序不易控制。對外部更新時(shí)鐘信號(hào)的ＰＣＢ布線同參考時(shí)鐘的要求一樣，必須使它的上升沿同時(shí)到達(dá)每片ＡＤ９８５２。

３．３ 復(fù)位信號(hào)

該系統(tǒng)三片ＡＤ９８５２AD9852使用同一個(gè)復(fù)位信號(hào)，它在系統(tǒng)上電后和發(fā)送控制數(shù)據(jù)之前由ＥＰＬＤ產(chǎn)生，對ＡＤ９８５２的所有寄存器進(jìn)行初始化，使相位累加器的狀態(tài)被設(shè)置為初始零相位，使三片ＡＤ９８５２輸出信號(hào)相位同步有個(gè)參考起始點(diǎn)；它也可以控制ＡＤ９８５２內(nèi)部的１４位相位調(diào)整控制寄存器，根據(jù)實(shí)際需要使它們輸出的模擬信號(hào)之間保持一定相位差，它調(diào)整相位的精度可達(dá)到０．０２２°。

３．４ 參考時(shí)鐘信號(hào)倍頻

輸出頻率較低的溫補(bǔ)晶振性價(jià)比較高，當(dāng)使用它產(chǎn)生參考時(shí)鐘信號(hào)時(shí)，需要使用ＡＤ９８５２片內(nèi)參考時(shí)鐘倍頻器的鎖相環(huán)電路，實(shí)現(xiàn)４～２０倍頻后才成為系統(tǒng)時(shí)鐘信號(hào)，這使多片ＡＤ９８５２芯片同步工作的問題變得復(fù)雜了，這是因?yàn)椋粒模梗福担矁?nèi)部的鎖相環(huán)工作有兩個(gè)狀態(tài)：鎖定狀態(tài)和獲得鎖定狀態(tài)。在鎖定狀態(tài)，系統(tǒng)時(shí)鐘信號(hào)和輸入的參考時(shí)鐘信號(hào)可以保持同步。但當(dāng)給ＡＤ９８５２發(fā)送控制指令時(shí)，其參考時(shí)鐘倍頻器工作后的一小段時(shí)間內(nèi)，鎖相環(huán)不能立刻鎖定，它工作在獲得鎖定狀態(tài)，此時(shí)傳送到ＡＤ９８５２的相位累加器的系統(tǒng)時(shí)鐘周期個(gè)數(shù)是不可控的，直接導(dǎo)致三片ＡＤ９８５２輸出的信號(hào)之間相位不能同步，因此一定要等待鎖相環(huán)工作在鎖定狀態(tài)以后，再更新ＡＤ９８５２內(nèi)部的頻率或相位等控制字。ＡＤ９８５２片內(nèi)鎖相環(huán)鎖定的典型時(shí)間約為４００μｓ，由于每個(gè)ＡＤ９８５２的鎖定時(shí)間不盡相同，建議至少留出１ｍｓ時(shí)間給鎖相環(huán)鎖定。

３．５ 數(shù)據(jù)總線和地址總線信號(hào)

ＴＭＳ３２０Ｃ６７０１TMS320C6701的數(shù)據(jù)總線和地址總線需要同時(shí)與ＥＰＬＤ和三片ＡＤ９８５２相連接，為了提高總線的驅(qū)動(dòng)能力，ＤＳＰ輸出的總線需要通過ＴＩ公司的ＳＮ７４ＬＶＴＨ１６２２４５芯片進(jìn)行驅(qū)動(dòng)后才能與這些異步接口的器件相連接。但是，這樣直接加上驅(qū)動(dòng)的數(shù)據(jù)總線和地址總線被三片ＡＤ９８５２分時(shí)復(fù)用會(huì)帶來另一個(gè)潛在的問題，即復(fù)用的總線給多片ＡＤ９８５２之間提供了一個(gè)互相耦合的電氣通道，使它們的模擬輸出信號(hào)之間的隔離度可能達(dá)不到６０ｄＢ的系統(tǒng)指標(biāo)要求，故需要進(jìn)一步改進(jìn)。本系統(tǒng)采用的方法是使被復(fù)用的ＴＭＳ３２０Ｃ６７０１總線上的每一路信號(hào)首先驅(qū)動(dòng)ＳＮ７４ＬＶＴＨ１６２２４５上的四個(gè)輸入端，這樣就可以從它的輸出端得到四個(gè)被相互隔離的四路相同信號(hào)，然后再各自加端接匹配電阻，對每路信號(hào)進(jìn)行匹配后再接到各自的終端。這樣不僅解決了信號(hào)隔離問題，還很好地解決了一路信號(hào)線因驅(qū)動(dòng)多路終端所引起的傳輸阻抗不匹配的問題。 ４ ＡＤ９８５２的操作控制時(shí)序

（１）給系統(tǒng)上電，ＤＳＰ控制ＥＰＬＤ產(chǎn)生復(fù)位信號(hào)ＲＥＳＥＴ，此信號(hào)需要至少保持１０個(gè)參考時(shí)鐘周期的高電平；

（２）依次給每個(gè)ＡＤ９８５２發(fā)送控制字，使每個(gè)ＡＤ９８５２工作狀態(tài)由缺省的內(nèi)部更新時(shí)鐘模式改變成外部時(shí)鐘更新模式；

（３）將ＡＤ９８５２時(shí)鐘倍頻器工作的控制字依次寫入每個(gè)ＡＤ９８５２的Ｉ／Ｏ緩沖寄存器中，ＥＰＬＤ產(chǎn)生外部更新時(shí)鐘的同時(shí)更新每個(gè)ＡＤ９８５２內(nèi)部控制寄存器；

（４）至少等待１．０ｍｓ時(shí)間使ＡＤ９８５２內(nèi)部鎖相環(huán)鎖定。內(nèi)部鎖相環(huán)鎖定后，ＤＳＰ就可以發(fā)送有關(guān)信號(hào)波形參數(shù)給每片ＡＤ９８５２，對它們的內(nèi)部控制寄存器內(nèi)容進(jìn)行同步更新，使三片ＡＤ９８５２輸出同步的模擬信號(hào)。

采用ＤＳＰ控制ＤＤＳ的方法完成的雷達(dá)信號(hào)模擬器已經(jīng)得到了應(yīng)用，結(jié)果證明該模擬器輸出的三路信號(hào)波形同步，具有很高的距離和速度分辨率。另外，ＤＤＳ技術(shù)具有的靈活可編程特性使得上述結(jié)構(gòu)的模擬器還可以有其它應(yīng)用，只要改變ＤＳＰ控制程序，就可以根據(jù)需要產(chǎn)生三路同步的各種信號(hào)波形。