基于ISA總線的高速同步數(shù)據(jù)采集系統(tǒng)設(shè)計

CPU1主要用于數(shù)據(jù)采集、與PC機(jī)通訊；CPU2用于接收GPS時間報文，GPS時間報文可在任何時刻由CPU1從與之相接的雙口RAM2中讀取。高速雙端口RAM IDT7130（2K×8位）、IDT7134（4K×8位），內(nèi)部具有判決電路以防止因?qū)δ骋粏卧瑫r操作而產(chǎn)生沖突。雙口RAM1IDT7134主要用于CPU1存放采集的數(shù)據(jù)、同步時間信息及工作狀態(tài)等，供PC機(jī)定時取用，同時也接收來自PC機(jī)的命令。雙口RAM2 IDT7130其容量為2K字節(jié)，主要用于CPU1與CPU2交換GPS的同步時鐘信息。

對高速數(shù)據(jù)采集技術(shù)而言，最為重要的是系統(tǒng)的分辨率、精度與通過速率。特別是系統(tǒng)通過速率，是區(qū)別高速數(shù)據(jù)采集與一般數(shù)據(jù)采集最為關(guān)鍵的一項(xiàng)技術(shù)指標(biāo)。在硬件的具體實(shí)現(xiàn)過程中，則需要考慮兩個方面：（1）A/D轉(zhuǎn)換器的轉(zhuǎn)換時間；（2）轉(zhuǎn)換后的數(shù)據(jù)存儲時間[2]。

1.1 高速A/D轉(zhuǎn)換

A/D轉(zhuǎn)換采用閃爍ADC器件AD9048，其最大轉(zhuǎn)換速率為35MSPS，分辨率為8位。利用高速雙極工藝制造，采樣速率快，頻帶寬，無代碼遺失，輸入電容小（僅為16pF），功耗低（為500mW）。AD9048內(nèi)部時鐘鎖定比較器可使編碼邏輯電路和輸出緩沖寄存器作在35MSPS的高速，并避免了多數(shù)系統(tǒng)對取樣保持電路（S/H）和跟蹤保持電路（T/H）的需要。數(shù)字輸入、輸出及控制電平與TTL兼容。AD589和AD741、2N3906等構(gòu)成穩(wěn)壓可調(diào)電路，提供給9048的RB、RT接地。AD9618作為輸入緩沖放大器[3]。由于AD9048的數(shù)據(jù)輸出沒有三態(tài)門控制，故在輸出加上74LS241作三態(tài)門控制。AD9048是否工作取決于輸入轉(zhuǎn)換脈沖信號，在脈沖信號上升沿取樣。轉(zhuǎn)換脈沖來自采樣頻率控制電路中的8254分頻器的輸出。

1.2 高速尋址

對于高速數(shù)據(jù)采集系統(tǒng)，A/D轉(zhuǎn)換應(yīng)不受CPU控制。每當(dāng)ADC轉(zhuǎn)換一次后，由控制電路發(fā)出相應(yīng)的信號，將ADC轉(zhuǎn)換結(jié)果寫入高速緩存RAM某單元中，再使地址計數(shù)器加1，直到地址計數(shù)器記滿后產(chǎn)生采樣結(jié)束信號，封鎖RAM寫信號，利用二進(jìn)制地址發(fā)生器的最高位通過中斷方式通知主機(jī)采樣已完成。

地址計數(shù)器可根據(jù)地址位數(shù)由若干同步記有選舉權(quán)器級聯(lián)而成，五片74LS163可構(gòu)成19位地址形成電路。計數(shù)器每收到一個脈沖即產(chǎn)生一個地址。地址的初值可通過時序控制電路清零。若采用循環(huán)地址，則在計數(shù)滿后，用進(jìn)位信號迫使計數(shù)器的同步預(yù)置電平發(fā)生變化，使計數(shù)器恢復(fù)初值，進(jìn)入新一輪計數(shù)。

1.3 快速存儲

單片機(jī)與上位PC機(jī)間串口通訊的數(shù)據(jù)傳輸速率往往不能滿足實(shí)時要求；DMA通道最的大數(shù)據(jù)傳輸率也不超過5MB/s[1]，這顯然無法滿足本系統(tǒng)中高達(dá)20MB/s的采樣速度。為了解決高速數(shù)據(jù)采集與低速數(shù)據(jù)傳輸?shù)拿?，在單片機(jī)系統(tǒng)中，數(shù)據(jù)存儲器選用雙端口RAM IDT7134（圖1中RAM1）。在上位PC主機(jī)與單片機(jī)之間建立了一個4K字節(jié)大小的緩沖區(qū)，單片機(jī)只須將經(jīng)過預(yù)處理的采樣值通過一個端口存放緩沖區(qū)，上位PC主機(jī)通過另一端口從緩沖區(qū)取數(shù)據(jù)。這樣就解決了高速采樣與低速數(shù)據(jù)傳輸?shù)拿?，可滿足實(shí)時采集和控制的要求。