CPU接口芯片GT-48330在網(wǎng)管交換機中的應用

GT-48330作為CPU和G．Link接口的交換芯片間的橋梁，主要的工作就是將數(shù)據(jù)從交換芯片轉給CPU，這對GT-48330來講是一個接收過程；并將CPU發(fā)過來的數(shù)據(jù)轉給交換芯片，這對GT-48330來講是一個發(fā)送過程。

2.2.1　GT-48330的接收　

GT-48330接收的數(shù)據(jù)分為4種：由交換芯片送過來的數(shù)據(jù)包、由交換芯片送過來的新地址消息（一個數(shù)據(jù)包只要通過交換芯片，包中的源地址信息就會被交換芯片記錄并傳送）、由交換芯片送過來的中斷消息和CPU要從交換芯片中讀取的消息。

（1）接收數(shù)據(jù)包過程　在GT-48330中存在2 kB的緩沖區(qū)（Buffer）用于接收來自交換芯片的包。由交換芯片產(chǎn)生的包發(fā)送結束消息（EOP）存在0x9E4 0x9EF中，當GT-48330接收到包，并監(jiān)測到EOP后，他將發(fā)送相應的中斷給CPU，CPU從Interrput-cause寄存器中可以獲得中斷的原因，這樣CPU就可以從Buffer中讀取包。

當Buffer滿時，如果GT-48330還沒有完成對先 前包的處理，又有新的包到來，此時將會產(chǎn)生G．Link口的擁塞。GT-48330可以設置Disable PacketBlocking（DPB）bit來防止擁塞，當設為0時，GT- 48330將通過發(fā)流控消息來防止G．Link口的擁塞；當設為1時，GT-48330將通過拒絕這些包來防止擁塞，此時所有的包將被忽略。

（2）接收新地址消息的過程GT-48330中存在一個專用的新地址隊列（NA＿Q），共可以存儲16個條目，對應的存儲地址為0x800～0x80F。當有新的地址到來時，GT-48330將發(fā)送一個中斷給CPU，這樣CPU就可以到0x800～0x80F中提取新的地址消息，同時將Interrput-cause0寄存器清零；如果GT-48330還有新的地址，將會把新的地址消息放入到0x800～0x80F中，并再次發(fā)出中斷。

（3）對于新地址隊列溢出的情況，GT-48330可以通 過忽略或發(fā)流控消息來處理。這可以通過設置GT48330的Enable＿register＜DNAB＞bit來實現(xiàn)，而CPU可以通過監(jiān)測NAQOF中斷來獲得。如果＜DNAB＞bit設置為1時，當NA＿Q滿時，GT-48330將忽略到來的新地址消息；如果為0時，當NA＿Q滿時則發(fā)流控信息，通知交換芯片，暫緩發(fā)送。

（4）CPU要從交換芯片中讀取消息的過程CPU發(fā)送消息給交換芯片，表示要獲取數(shù)據(jù)（例如一些端口狀態(tài)信息）。此時，交換芯片會發(fā)送Block＿write消息給CPU，在GT-48330中有一個專用的32B的Buffer用于存儲此消息，對應的存儲地址為：0x980～0x99F。當有block_write到來時，GT-48330將發(fā)送中斷消息給CPU，CPU通過相關的中斷位獲取中斷，然后來讀取block＿write消息。

2.2.2　GT-48330的發(fā)送

對于GT-48330來說他具有2種發(fā)送方式：自動DMA方式和CPU傳輸方式。對于自動DMA的方式，不需要CPU進行干涉，GT-48330可以自動完成發(fā)送。對于CPU傳輸方式，則需要CPU對發(fā)送的過程進行干涉。

（1）自動DMA方式　CPU首先寫傳輸數(shù)據(jù)（TD）寄存器，同時設置＜TD＞位，GT-48330根據(jù)TD來向交換芯片發(fā)送Buffer請求消息，在TD消息中包含了目的交換芯片號、端口號、CPU號及包的數(shù)量等消息。CPU寫數(shù)據(jù)到GT-48330的32 b的包存儲空間8LWW Buffer中，如果GT-48330接收到交換芯片可以開始傳送包的消息（SOP），他將把包發(fā)送給相應的交換芯片；如果收到交換芯片的拒絕消息（Buffer＿rejecet），他將發(fā)送相應的中斷給CPU，告訴發(fā)數(shù)據(jù)被拒絕。

（2）CPU傳輸方式　CPU先直接通過GNT－A/B Buffer來發(fā)送Buffer請求消息，CPU等待接收到SOP消息，此消息將被GT-48330存儲在OGRBuffer中，然后再傳給CPU。一旦CPU收到SOP消息，就通過GT-48330的GNT－A/B通道來發(fā)送數(shù)據(jù)包，同時CPU還通過GNT－A/B來發(fā)送數(shù)據(jù)包傳送結束（EOP）消息給交換芯片。

3　電路設計

GT-48330的G．Link口的電路設計說明：數(shù)據(jù)發(fā)送和接收線GTXD［15∶0］／GRXD［15∶0］與交換芯片的G．Link口的接收和發(fā)送線相連；GTXCMD／GRXCMD發(fā)送和接收與交換芯片的接收和發(fā)送命令線相連；GTXOCLK發(fā)送數(shù)據(jù)的參考時鐘，通過22Ω的匹配電阻接到交換芯片的G．Link口的接收時鐘；GRXCLK接收數(shù)據(jù)的參考時鐘，由時鐘模塊來提供；GTXCLK接收數(shù)據(jù)的參考時鐘，由時鐘模塊來提供；GTXCLK作為GT-48330的G.Link口的系統(tǒng)時鐘，同樣由時鐘模塊來提供。GTXCLK和GRXCLK的時鐘頻率為83．33 MHz。電路邏輯圖如圖2所示。