基于DSP+FPGA多通道單端／差分信號(hào)采集系統(tǒng)
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除此之外，在FPGA中開(kāi)辟一個(gè)字長(zhǎng)為32位的FIFO，低16位存入A／D采樣的數(shù)據(jù)，高16位存入該數(shù)據(jù)對(duì)應(yīng)的通道號(hào)，F(xiàn)IFO半滿，則給DSP發(fā)中斷，由DSP將A／D采樣后的數(shù)據(jù)讀出，以便后續(xù)處理。要注意的是，F(xiàn)IFO深度不能設(shè)置得太淺，否則會(huì)很快達(dá)到半滿，導(dǎo)致DSP對(duì)中斷響應(yīng)不過(guò)來(lái)。
3 結(jié)果驗(yàn)證
按照以上設(shè)計(jì)思路，完成硬件電路、FPGA內(nèi)邏輯和DSP的程序設(shè)計(jì)，使用QuartusII中的在線邏輯分析儀SignalTapII Logic Analyzer對(duì)結(jié)果進(jìn)行采樣分析，圖4所示為在DSP設(shè)置使能通道為30和31，并且均為單端的條件下采到的結(jié)果，與期望結(jié)果一致，類似這樣通過(guò)多次改變控制條件采樣分析發(fā)現(xiàn)，該系統(tǒng)可以正確地實(shí)現(xiàn)之前所描述的功能，從而驗(yàn)證了該設(shè)計(jì)的合理正確性。本文引用地址：http://www.ex-cimer.com/article/241675.htm
4 結(jié)束語(yǔ)
由于DSP+FPGA協(xié)同工作平臺(tái)的優(yōu)越性，使其在信號(hào)處理中的應(yīng)用越來(lái)越廣泛。文中介紹了一種基于DSP+FPGA的平臺(tái)，并利用ADS8517構(gòu)成的一個(gè)具有多通道單端／差分的A／D信號(hào)采集系統(tǒng)。該系統(tǒng)的使能通道數(shù)可選，單端／差分方式可設(shè)置，采樣率可改變，機(jī)動(dòng)靈活，可以應(yīng)用在諸多信號(hào)采集以及測(cè)試系統(tǒng)中。
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