基于DSP/FPGA的以太網(wǎng)控制器的運動控制器設(shè)計

運動控制技術(shù)是制造自動化的關(guān)鍵基礎(chǔ)，其水平高低是衡量一個國家工業(yè)現(xiàn)代化的重要標志，研究和開發(fā)具有開放式結(jié)構(gòu)的運動控制器是當前運動控制領(lǐng)域的一個重要發(fā)展方向。隨著集成電路技術(shù)、微電子技術(shù)、計算機技術(shù)和網(wǎng)絡(luò)技術(shù)的不斷發(fā)展，運動控制器已從以單片機和微處理器作為核心的運動控制器和以專用芯片(ASIC)作為核心處理器的運動控制器，發(fā)展到了基于PC機平臺的以數(shù)字信號處理器(DSP)和現(xiàn)場可編程門陣列(FPGA)作為核心處理器的協(xié)處理架構(gòu)的開放式運動控制器。該控制器將PC機和DSP的信息處理能力與FPGA的外圍擴展功能很好的結(jié)合在一起，具有信息處理能力強、模塊化、開放程度高、運動軌跡控制精確等優(yōu)點。

1系統(tǒng)概述

該四軸運動控制器系統(tǒng)以TI公司C2000系列DSP芯片TMS320F2812和alterA公司CycloneⅡ系列FPGA芯片EP2C8F256C6為核心，DSP通過網(wǎng)口接收上位機的控制參數(shù)，完成系統(tǒng)位置、速度控制及運動軌跡規(guī)劃;FPGA完成運動控制器的精確插補功能和外圍電路的擴展，系統(tǒng)總體框圖如圖1所示。

運動控制器的主要功能包括：4路模擬電壓輸出，電壓范圍為-10～+10V，分辨率為16b;4路脈沖量信號輸出;4路脈沖方向信號輸出;4路驅(qū)動復(fù)位信號輸出;4路驅(qū)動使能信號輸出;4路差分編碼信號輸入;4路驅(qū)動報警信號輸入;8路正負限位信號輸入;4路原點信號輸入;16路通用數(shù)字量。I/O。

2DSP模塊設(shè)計

DSP根據(jù)從上位機接收的運動模式和運動參數(shù)實時計算規(guī)劃位置和規(guī)劃速度，生成所需的速度曲線，實時的輸出規(guī)劃位置。TMS320F2812是TI推出的一款專門用于電機控制的32位定點DSP芯片，采用高性能靜態(tài)CMOS技術(shù)，主頻高達150MHz(指令周期6.67ns)，低功耗，核心電壓為1.8V，I/O電壓3.3V，支持JTAG邊界掃描，128K×16b的片內(nèi)FLASH。有兩個事件管理器(EVA和EVB)，它們都是特定的外圍設(shè)備，為多軸運動控制器而設(shè)計的?？赏ㄟ^外部存儲器接口XINTF擴展外部存儲器。DSP外圍模塊設(shè)計如圖2所示。

為增強抗干擾性，DSP通過以太網(wǎng)控制器RTL8019AS與上位機連接，RTL8019AS內(nèi)部含有一個16KB的SDRAM，DSP通過外部存儲器接口對其進行讀寫來接收上位機的命令或向上位機傳送反饋信號。在數(shù)據(jù)處理過程中要占用大量的存儲空間，DSP內(nèi)部僅含有18K×16b的SARAM和128K×16b的FLASH，存儲空間顯得過小，所以通過外部接口擴展了256K×16bRAM和512K×16bFLASH，RAM和FLASH芯片分別選擇IS61LV25616AL、SST39VF800，它們都具有接口簡單、讀寫速度快等優(yōu)點。SCI模塊用于擴展RS232串行通信接口，串口芯片使用MAX3232。

運動控制器所需電壓為5V，3.3V，1.8V，1.2V。輸入電壓5V，分別采用穩(wěn)壓芯片LM1085IS3.3，LM1117-1.8將其轉(zhuǎn)換成3.3V和1.8V，由于TMS320F2812的I/O電壓3.3V要先于內(nèi)核電源上電，所以1.8V要由3.3V降壓得到，以確保上電次序。1.2V是FPGA內(nèi)核所需電壓，由穩(wěn)壓芯片LM317S穩(wěn)壓得到，LM317S的輸出電壓范圍為1.2～25V，復(fù)位電路采用SP708低功耗微處理器監(jiān)控器件，此器件有眾多的組件，有效的增強了系統(tǒng)的可靠性及工作效率。

3FPGA模塊設(shè)計

FPGA用于軸資源的擴展，當接收到DSP中的規(guī)劃位置后，在軸資源中對其進行變換處理，輸出到伺服控制器中，伺服控制器將規(guī)劃位置與編碼反饋的計數(shù)位置進行比較，獲得跟隨誤差，并通過伺服控制算法得到實時的控制量，將控制量傳遞給D/A轉(zhuǎn)換器，由D/A轉(zhuǎn)換器轉(zhuǎn)換成控制電壓輸出。

EP2C8F256C6是alterA公司CycloneⅡ系列芯片，其特點為高性能低功耗，內(nèi)核供電電壓為1.2V，8256個邏輯單元(LEs)，182個用戶I/O口(項目中使用了157個I/O口)，165888b的內(nèi)部RAM，嵌入了18b的乘法器，每個乘法器又可拆成2個9b的乘法器，芯片內(nèi)部含有2個鎖相環(huán)(PLL)，8個全局時鐘(GlobalClocks)。該芯片所具有的邏輯單元數(shù)、頻率和用戶I/O口等都能很好的滿足設(shè)計需求。FPGA的外圍模塊擴展如圖3所示。

3.1與DSP接口設(shè)計

DSP芯片的事件管理器(EVA，EVB)用于和FPGA連接，當輸出脈沖量控制驅(qū)動器時，DSP使用兩個事件管理器進行PWM波的控制，當輸出模擬量時，DSP使用GPIOA/GPIOB向FPGA輸出規(guī)劃位置。

3.2模擬信號輸出電路設(shè)計

采用D/A轉(zhuǎn)換器AD669進行模擬信號的輸出，AD669具有兩級鎖存，在設(shè)計中，將其四路D/A芯片的第一級鎖存處于透明狀態(tài)，第二級鎖存控制信號LDAC連在一起，當四路D/A芯片的數(shù)據(jù)預(yù)裝好后，打開第二級鎖存，四路D/A芯片即可同時轉(zhuǎn)換，實現(xiàn)了四軸驅(qū)動的同時控制。

3.3脈沖信號輸出電路設(shè)計

脈沖輸出電路由FPGA內(nèi)部精插補器完成，精插補器根據(jù)DSP發(fā)送來的粗插補數(shù)據(jù)產(chǎn)生均勻的脈沖輸出，脈沖的輸出有兩種