64位MIPS的起源 回顧及展望

　　早在20世紀 80 年代中期，摩爾定律就已經(jīng)為集成電路的設計人員帶來了嚴峻的挑戰(zhàn)。如何使用所有這些復雜的晶體管？對于新型 RISC 處理器的設計人員來說，處理器要求的晶體管體積更小，數(shù)量更多。因此，在 1988 年開始定義 MIPS R2/3000 的后續(xù)產(chǎn)品時，我們在繼續(xù)采用 RISC 原理的同時，也在尋求可以使用更多晶體管的方法。當時存在的一些問題和發(fā)展趨勢，不僅使我們的工作迷失了方向，而且也使 R4000 處理器陷入困境。

　　第一個問題或者說是機遇（視您的觀點而定）是在試圖實現(xiàn)較低的每指令周期（CPI）時認識到大量高速緩存的重要性，因為對 CPI 降級起最大作用的是由高速緩存故障所引起的處理器失速?？山邮艿淖畹透咚倬彺娲笮〖s8 Kbytes，分別用于指令和數(shù)據(jù)，表明這些高速緩存在 R2/3000 系列處理器中均是外部的。然而，CPI 當然不會是整個決定因素。總體計算吞吐量是 IPC（1/CPI）和頻率的乘積，而在 R2/3000 家族中，處理器頻率受限于這些相同外部高速緩存的訪問速度。將內(nèi)部高速緩存和外部高速緩存的最高頻率和最大高速緩存大小的頻率與 IPC 乘積繪制成圖，使我們能夠迅速評估相關的折衷方法。從圖上來看，由于 CPI 改進在 32 Kbyte 之上趨于平緩，但是性能改進因頻率增加而繼續(xù)呈線性發(fā)展，因而它非常有利于集成高速緩存。在采用 1.0 微米技術的 R4000 中，我們最后以 8 KByte 指令與數(shù)據(jù)高速緩存而告終。

　　一旦集成了高速緩存，就有機會通過將高速緩存訪問管道化來進一步提高頻率。甚至有可能在必要時，在地址解碼和陣列存取之間放置管道注冊器。對于 R4000，2 周期高速緩存訪問可以產(chǎn)生一個 8 階管道，而 R2/3000 卻只能產(chǎn)生 5 階單周期高速緩存訪問。通過 RISC 架構開創(chuàng)先河，使用更出色的管道粒度的技術稱為超級流水線，后來在 x86 架構實施中發(fā)揮到極至。雖然這不像高速緩存的使用那么明顯，但是隨著相對于額外長度近似線性的增長，加深管道同樣也要使用更多的晶體管。這種線性增長適用于控制邏輯和數(shù)據(jù)路徑邏輯。

　　另一個趨勢是，通過廣泛采用 IEEE754 浮點標準及其在 CAD 應用、打印以及成像市場中的普遍使用，為硬件浮點的集成提供了更為強大的推動力。獨立支持除法和方根、完全管道化的浮點乘積單位復雜性約等于整數(shù)單位的復雜性?，F(xiàn)在對于浮點來說，主導數(shù)據(jù)類型是雙精度，或為了實現(xiàn)快速實施而需要 64 位寬數(shù)據(jù)路徑的 64 位浮點。如果要提供帶有數(shù)據(jù)的 64 位浮點單位，則需要數(shù)據(jù)高速緩存的寬度也是 64 位。因此，我們擁有 64 位浮點單位、64 位數(shù)據(jù)高速緩存等等……

　　最后，根據(jù)操作系統(tǒng)專家觀察，地址位正以一個速率逐漸被消耗，此速率可以在 R4000 的周期內(nèi)獲得所需的 64 位尋址 —— 行業(yè)已經(jīng)迫不及待地“消化”了 4、8 和 16 位，并且正忙于“咀嚼”32位。雖然這對 R4000 自身來說并不是一個極為樂觀的前景，但是 64 位 MMU 架構和指令擴展了當今幸存 R4000 的開發(fā)范圍，并且成為所有 64 位 MIPS 實施的基礎。擁有 64 位尋址并不意味著擁有 64 位整數(shù)單位，但是將分段用在 x86 架構中的想法對于 RISC 的支持者來說是十分可怕的，對于編譯人員和操作系統(tǒng)技術人員來說尤為如此。

　　如今，64 位尋址變得越來越普遍，英特爾和 AMD 最近推出計算 64 位處理器便是一個有力的見證。而且，將 64 位用于數(shù)據(jù)處理將沖擊新興的高性能網(wǎng)絡市場。總之，對64位尋址、可輸送 64 位浮點單位的 64 位寬數(shù)據(jù)高速緩存、可輕松擴展至后向兼容 64 位架構的純 32 位 RISC 架構的期待，以及相信最終架構能夠長期立于不敗之地的信心開創(chuàng)了引人注目的前景。64 位 R4000 從此誕生。

　　就此，Quantum Effect Devices (QED) 公司嶄露頭角。QED 是一家致力于 CMOS VLSI 的 MIPS 計算機系統(tǒng)公司，其開發(fā)了一款 MIPS 架構的處理器—— R4600。該處理器專門面向嵌入市場，并在設計方面戰(zhàn)勝了思科、朗訊、Extreme Networks 以及其他眾多的領先網(wǎng)絡公司。R4600 秉承了 RISC 高速緩存大小不斷提高的傳統(tǒng)（高速緩存成倍增長），以通過改善 CPI 及所采用設備的組合性來提高高速緩存的效率。充分利用 Microsoft 開發(fā)用于各種嵌入應用的WindowsCE，R4600還可以用于當代 PVR 的先驅，WebTV 和 EchoStar的機頂盒中。

　　同時，QED 開發(fā)了 R4600，而另一個 MIPS 架構的授權方——NEC 則正在開發(fā)其自己的 64 位 MIPS 處理器—— R4300。NEC 的處理器為 Nintendo-64 及惠普的高性能激光打印機系列提供了強勁的動力。

　　緊隨 R4600/R4300 系列之后，QED 運用 SGI 提供的基金，為 NEC 和 IDT 開發(fā)了R5000。R5000 不僅向 R4600 增加了工作站類型的浮點，而且再次將高速緩存大小加倍。該款處理器為網(wǎng)絡與打印市場中的第二代設計奠定了堅實的基礎。

　　0.25 微米新型處理工藝剛剛興起，此時消耗的晶體管更多?；仡櫳鲜龇治觯S著高速緩存大小的提高 CPI 改進顯示出衰減，您可以看到停止長度 (stall length) 影響著衰減發(fā)生的位置。如果 DRAM 速度的增長速率與處理器速度的增長速率相同，就不會產(chǎn)生任何影響，因為在測定處理器周期時，停止的長度將保持恒定。由于各種原因，此處不再贅述，DRAM 的速度并不能與處理器的速度保持一致；只有提高 DRAM 的位數(shù)才有助于提高處理速度——摩爾定律表明，只將晶體管的數(shù)量加倍并不能將速度加倍。由于 DRAM 的速度低于處理器的速度，因此工程師們開始構建位于處理器外部的二級高速緩存，這樣可暫時減輕處理器與 DRAM 之間的速度差異。當然，通過集成二級高速緩存來提高性能只是一個時間問題。在0.25 微米工藝中，可用更經(jīng)濟地構建具有 16 KByte 的主指令與數(shù)據(jù)高速緩存，以及 256 KByte 的二級高速緩存的處理器。這成為首款帶有集成二級高速緩存的商用市場微處理器 QED RM7000 的技術規(guī)范。

　　除了集成的二級高速緩存外，RM7000 還包括另一個增強性能：稱為超標量的晶體管使用技術。在九十年代前五年，超標量技術已經(jīng)過廣泛測試并對其進行了報道，同時各種等級的并行指令問題的成本／優(yōu)勢比率得以良好地建立。對于強大且成本敏感型嵌入式市場來說，實施簡單的雙路超標量流水線是非常合理的，這種流水線能夠以幾乎相同比例的附加硬件與復雜性提供25%到30%的性能增強。

　　64 位 RM7000 是首款采用 0.25 微米以及目前的0.18 微米和 0.13 微米技術構建的產(chǎn)品，其已經(jīng)在網(wǎng)絡和打印機市場上獲得了巨大的成功，并且有望在不久的將來進軍消費市場。

　　PMC-Sierra 于2000年收購了 QED。最新的 64 位 MIPS 處理器是RM9000x2，從“x2”這個標記判斷，它包含了不是一個而是兩個均具有集成二級高速緩存的64位處理器。RM9000x2 主要針對網(wǎng)絡基礎設施市場，具有集成的 DDR 內(nèi)存控制器和超高速的 HyperTransport? I/O 鏈接。處理器、內(nèi)存和 I/O均通過分組交叉連接起來的，可實現(xiàn)高性能、全面高速緩存的統(tǒng)一芯片系統(tǒng)。除通過并行處理提高系統(tǒng)性能外，RM9000x2 還通過將超標量與超流水線技術相結合來提高單個處理器的性能。通過采用超流水線技術，RM9000x2 核心能夠使用 0.13 微米技術以 1 GHz 的頻率運行。由于過去10年不斷對電壓進行調(diào)整，因此超流水線技術已能夠適應強大的敏感型嵌入式市場?；叵胍幌?，CMOS 集成電路的功率是由 P = kCV2f 決定的，其中 V 是電源電壓，而 f是操作的頻率，正如超流水線技術推動頻率增長一樣，電壓調(diào)整仍然可實現(xiàn)較低的功率。x2 的64 位處理器內(nèi)核將在 PMC 內(nèi)廣泛用于需要高性能處理的解決方案。例如，對 RM7000 系列獨立處理器以及網(wǎng)絡、打印機和消費類 ASSP與CSSP 進行擴展。