基于PCI Express總線的高速數(shù)據(jù)傳輸卡設計

地面測控系統(tǒng)由上位機軟件、工業(yè)控制計算機、地面控制臺及相應電纜網(wǎng)組成。在系統(tǒng)聯(lián)試前它可以和采編器、存儲器構(gòu)成閉環(huán)反饋，對采編器、存儲器實施自檢。地面控制臺在上位機軟件的控制下，真實模擬機上接口信號，為采編器提供不同的數(shù)字量信號,并對回收后的存儲器進行數(shù)據(jù)的讀取分析。以前地面測試系統(tǒng)中的上位機軟件系統(tǒng)和地面控制臺之間的通信是由USB接口來完成的，傳輸速率較低。為了解決大容量數(shù)據(jù)高速讀取的瓶頸問題，采用PCI Express總線來讀取數(shù)據(jù)。PCI Express 采用了目前業(yè)內(nèi)流行的點對點串行連接, 每個設備都有自己的專用連接, 不需要向整個總線請求帶寬, 而且可以把數(shù)據(jù)傳輸率提高到一個很高的頻率, 達到 USB 所不能提供的高帶寬。本文設計并實現(xiàn)的數(shù)據(jù)傳輸卡基于PCI Express總線，提高了系統(tǒng)的讀寫速度,滿足了目前大容量高速實時傳輸記錄的要求。

1 系統(tǒng)結(jié)構(gòu)

　地面控制臺是模擬機上信號源功能，信號源由上位機生成，然后下載到地面控制臺的RAM中。為了正確地發(fā)送信號源數(shù)據(jù)需要對下載的信號源數(shù)據(jù)進行自檢，即將地面控制臺RAM中的數(shù)據(jù)讀入上位機來驗證控制臺中信號源是否正確。本系統(tǒng)通過PCI Express傳輸卡實現(xiàn)了信號源自檢功能。

如圖1所示，上位機通過PCI Express接口將信號源的數(shù)據(jù)下載到FIFO1存儲器當中，同時將相應的控制命令發(fā)送給FPGA。FPGA檢測到相應控制命令后，開始讀取FIFO1中的數(shù)據(jù)，并將該數(shù)據(jù)經(jīng)過串并轉(zhuǎn)換寫到地面控制臺RAM中。為了保證上位機下載到靜態(tài)存儲器中的數(shù)據(jù)的正確性，上位機可以通過PCI Express接口將地面控制臺RAM中的數(shù)據(jù)寫到FIFO2存儲器當中，讀取其中的數(shù)據(jù)并進而對該數(shù)據(jù)進行判讀以驗證信號源數(shù)據(jù)的正確性。

2 硬件設計

2.1 差分傳輸

　低壓差分傳送技術(shù)是基于低壓差分信號LVDS的傳送技術(shù)，其主要特點是抗干擾能力強、傳輸速率高、低功耗、噪聲性能好。

　傳輸卡接收LVDS數(shù)據(jù)時，考慮到在遠距離的數(shù)據(jù)傳輸過程中會遇到一系列的干擾而導致信號的衰減，在接收端設計了CLC014驅(qū)動芯片，發(fā)送端設計了CLC001驅(qū)動芯片，其作用是把傳輸來的信號增強。CLC001與CLC014是配芯片,在設計中要一起使用才能夠起到對長距離傳輸時信號衰減的恢復。串并/并串轉(zhuǎn)換電路中采用LVDS DS92LV1801芯片，它是一款18位的串并/并串轉(zhuǎn)換芯片，實現(xiàn)16位數(shù)據(jù)傳輸。

2.2 PCI Express接口設計

　PCI Express總線接口的設計方法大體有兩種:使用可實現(xiàn)PCI Express物理接口的可編程邏輯器件FPGA或使用專用接口芯片。前者的優(yōu)點是其靈活的可編程性,缺點是開發(fā)難度比較大,開發(fā)周期比較長;而專用接口芯片實現(xiàn)了PCI Express的物理層和數(shù)據(jù)鏈路層、事務層的控制邏輯,這使用戶可以專心于其應用方面的開發(fā),而不必費力再調(diào)試PCI Express接口,降低了開發(fā)的難度,是一般用戶實現(xiàn)PCI Express接口的有效方法。該設計采用美國PLX公司推出的PEX8311作為本地總線與PCI Express總線的接口。

2.2.1 PEX8311的性能簡介

　PEX8311是一款x1的PCI Express接口芯片,本地端總線頻率最高可達66 MHz，數(shù)據(jù)位寬32 bit。PEX8311有主模式、從模式和DMA三種數(shù)據(jù)傳輸模式。主模式是由 Local總線主設備通過PEX8311訪問PCI Express總線存儲空間和I/O空間；從模式是由PCI Express總線主設備通過PEX8311訪問Local總線存儲空間和I/O空間；DMA傳輸模式由PEX8311作為兩總線的主設備,能在PCI Express總線存儲空間和Local總線存儲空間之間互傳數(shù)據(jù)。這三種數(shù)據(jù)傳輸方式中,從模式的優(yōu)先級最高,主模式次之,DMA方式最低。PEX8311橋高速數(shù)據(jù)傳輸?shù)膬?nèi)部塊圖解如圖2所示。

PEX8311有6個內(nèi)部FIFO，分別作為主模式、從模式、DMA這三種數(shù)據(jù)傳輸模式的讀寫數(shù)據(jù)通道,這些FIFO用于使兩條總線的操作相對獨立,從而保證高性能的數(shù)據(jù)突發(fā)傳輸。

2.2.2 電路設計

　從圖2可看出,采用PEX8311的接口設計在邏輯上可分為3個功能模塊：PCI Express接口部分、EEPROM部分和本地總線部分。

　(1) EEPROM部分

　PEX8311提供兩個串行EEPROM接口，在系統(tǒng)上電后讀取配置信息。SPI串行EEPROM是PCI-Express的配置EEPROM,它主要用來控制PCI Express的性能。SPI串行EEPROM可以用來預配置片上8 KB共享緩存,用1、2或3字節(jié)地址PEX8311可支持容量達到16 MB的SPI串行EEPROM。本設計中使用容量為64 KB的AT25640器件。MicroWire串行EEPROM是本地配置EEPROM，它用來控制本地總線行為，并分配合適的地址范圍。配置器件可直接與PEX831l相連。

　(2) PCI Express接口部分

　PCI Express接口部分的信號線可以直接與PCI Express連接器(俗稱金手指)連接。其中，REFCLK±是一組差分時鐘，它由系統(tǒng)主板提供。兩個參考時鐘都要求保持在正常工作頻率100 MHz ±300 Hz之內(nèi)。PRSNT1/PRSNT2信號線用于檢查附加卡是否插入連接器。此次設計中將PRSNT1和PRSNT2相連,這樣當接口板插入到PCI Express連接器時就能進行存在檢測。原理圖如圖3所示。

(3) 本地總線部分

　LOCAL端具有32位數(shù)據(jù)總線寬度和66 MHz時鐘頻率，PEX8311支持三種LOCAL總線接口模式: C模式、J模式和M模式, 可方便與多種微處理器連接。接口模式由MODE0和MODE1兩管腳確定。實際中常用的還是時序邏輯相對簡單的C模式, 即非復用的地址/數(shù)據(jù)總線模式。PEX8311支持三種局部總線數(shù)據(jù)傳輸模式:單周期模式、四周期突發(fā)模式、連續(xù)突發(fā)模式。

　DMA傳輸數(shù)據(jù)使傳輸任務從主控設備中解脫出來，由短且有效的傳輸描述符來承擔，讓主控設備可以有時間去處理其他事件。PEX8311有兩個DMA通道,可以同時處理兩側(cè)總線上要求的傳輸,免去外部設備的等待。另外,DMA傳輸可以與主模式和從模式傳輸同步操作,但后兩者比DMA傳輸優(yōu)先級高。考慮到DMA傳輸有以上優(yōu)點,本設計中PCI Express接口部分采用四周期突發(fā)模式DMA塊傳輸模式，LOCAL總線接口采用C模式。

2.3 FPGA邏輯控制

　在本設計中FPGA采用了Altera公司的CycloneII系列的 EP2C20F484芯片,這款芯片具有484個IO引腳，其中可用IO引腳315個,具有68 416個邏輯單元，有1.1 Mbit的RAM可利用,可變的端口RAM配置×1,×2,×4,×8,×9,×16,×18,×32和×36。對EP2C20F484芯片配置可以使用EPCS4、EPCS16。在本設計中采用EPCS4對EP2C20F484芯片配置。其配置原理圖如圖4所示。

　在上面的配置原理圖中有兩個下載口：一個是JTAG下載口，一個是AS下載口。其中JTAG下載口是用來下載.sof文件的，下載.sof文件后可以使用quartus II 6.0的邏輯分析儀進行在線調(diào)試；另一個下載口是下載.pof文件的,其作用是把程序燒寫進EPCS4配置芯片，在FPGA每次加電開始工作之后，把程序?qū)б紽PGA的內(nèi)部RAM中，使器件實現(xiàn)設計者要求的邏輯功能。

　FPGA作為本地總線的邏輯控制器,負責協(xié)調(diào)好與FIFO和PEX8311之間的時序關(guān)系。系統(tǒng)接收數(shù)據(jù)時, 首先由驅(qū)動程序向PEX8311發(fā)送復位信號,通過LRESET復位本地端的FPGA和FIFO,清空FIFO內(nèi)部數(shù)據(jù),并將HF和FF標志置為無效,然后等待數(shù)據(jù)的輸入。數(shù)據(jù)和時鐘進入FPGA后, 首先將外界傳入到FPGA中的16位并行數(shù)據(jù)在兩個CLK周期下合并為32位并行數(shù)據(jù), 并在每一個寫時鐘WCLK的上升沿寫入FIFO2。當 FIFO2中的數(shù)據(jù)達到半滿狀態(tài)時, HF標志位有效,通過FPGA向PEX8311發(fā)出DMA中斷請求。PC機響應中斷后, 設置 DMA傳輸模式, 傳輸字節(jié)數(shù)及地址信號等。PEX8311通過LHOLD申請控制本地總線, 待收到FPGA發(fā)出的 LHOLDA響應信號后獲得本地總線的控制權(quán), 并立即啟動4字節(jié)突發(fā)模式的Block DMA周期。FPGA在收到有效的LW/R讀信號和ADS地址選通信號后, 發(fā)出Ready本地準備好應答信號, 同時使能FIFO2的讀允許 REN和輸出允許OE。在傳輸最后一個數(shù)據(jù)時, PEX8311發(fā)出BLAST信號, FPGA置FIFO讀使能和輸出使能無效, 并取消Ready從而結(jié)束DMA周期。系統(tǒng)發(fā)送數(shù)據(jù)時，F(xiàn)PGA將計算機寫入FIFO1中的32位數(shù)據(jù)拆分成兩個16位數(shù)據(jù)送入并串轉(zhuǎn)換芯片再經(jīng)過驅(qū)動芯片發(fā)送到測試臺。

3 軟件設計

　本系統(tǒng)軟件設計包括驅(qū)動程序和應用程序兩部分。為了降低開發(fā)難度、縮短時間，又不使所開發(fā)的驅(qū)動程序效率太低，本文選用DriverStudio來開發(fā)PCI-E的功能驅(qū)動程序。應用層軟件采用VC++6.0編寫，按用戶要求運行于Windows2000/WindowsXP平臺。通過和人機交互界面接收用戶的設置，然后把這些設置傳遞至驅(qū)動程序中，由驅(qū)動程序?qū)τ布M行初始化和配置，最后應用程序從驅(qū)動程序中讀寫數(shù)據(jù)。本應用程序采用了多線程的方式與驅(qū)動程序進行交互通信。

4 性能測試

　信號源的數(shù)據(jù)格式可以根據(jù)需要設置，軟件默認設置為遞增數(shù)據(jù)。圖5為自檢信號源數(shù)據(jù)，該數(shù)據(jù)為00-FF遞增數(shù)據(jù)。將信號源數(shù)據(jù)下載到地面控制臺RAM中。

下載信號源成功后，將地面控制臺RAM中的數(shù)據(jù)讀入上位機來驗證是否信號源正確。通過圖6所示的數(shù)據(jù)分析軟件可以詳細地檢驗從RAM中讀回的數(shù)據(jù)是否準確。

此數(shù)據(jù)波形驗證了PCI Express傳輸卡能夠?qū)崟r無誤地傳輸數(shù)據(jù)。通過功能測試及數(shù)據(jù)分析可知，系統(tǒng)實現(xiàn)了任務中提出的功能要求，達到了技術(shù)指標。