以DDS為參考的PLL在現(xiàn)代電臺(tái)設(shè)計(jì)中的應(yīng)用

現(xiàn)代電臺(tái)的特點(diǎn)主要是多用途、多制式、多頻段。隨著數(shù)字技術(shù)的發(fā)展，中頻以下通常采用數(shù)字化處理，中頻到射頻用混頻器進(jìn)行頻率變換。對(duì)頻率合成器的設(shè)計(jì)提出了更高的要求，例如分辨率、轉(zhuǎn)換速度、工作頻率范圍、相位噪聲等指標(biāo)。PLL(鎖相環(huán))頻率合成通過鎖相環(huán)完成頻率的加、減、乘、除運(yùn)算。該方法結(jié)構(gòu)簡(jiǎn)單、便于集成，且輸出頻率高、頻譜純度高，目前使用比較廣泛，但存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，一般只能用于大步進(jìn)頻率合成技術(shù)中。DDS(直接數(shù)字合成)是近年來(lái)迅速發(fā)展起來(lái)的一種新的頻率合成方法。這種方法簡(jiǎn)單可靠、控制方便，且具有很高的頻率分辨率和轉(zhuǎn)換速度，缺點(diǎn)是輸出頻率不能太高。如果把兩者結(jié)合起來(lái)，用DDS的輸出作為PLL的參考信號(hào)，就能滿足現(xiàn)代電臺(tái)對(duì)頻率合成器的設(shè)計(jì)要求。本文將介紹DDS和PLL的工作原理，并結(jié)合一電臺(tái)(工作頻率2 MHz～500 MHz)的設(shè)計(jì)，給出DDS做參考的PLL頻率合成器的設(shè)計(jì)方案。

1 DDS的結(jié)構(gòu)及工作原理

DDS的基本結(jié)構(gòu)由參考時(shí)鐘、相位累加器、ROM、DAC(數(shù)模轉(zhuǎn)換器)和LPF(低通濾波器)組成，見圖1。

DDS的工作原理是：在參考時(shí)鐘fr的控制下，頻率控制字K由累加器得到相應(yīng)的相位數(shù)據(jù)，把此數(shù)據(jù)作為取樣地址，來(lái)尋址正弦ROM表進(jìn)行相位-幅度變換，輸出不同的幅度編碼；再經(jīng)DAC得到相應(yīng)的階梯波；最后經(jīng)LPF對(duì)階梯波進(jìn)行平滑處理，即可得到由頻率控制字決定的連續(xù)變化的輸出正弦波。見圖2。

DDS的輸出頻率fo、參考時(shí)鐘頻率fr、相位累加器長(zhǎng)度N以及頻率控制字K之間的關(guān)系為：

DDS的頻率分頻率為：

由于DDS的最大輸出頻率受奈斯特取樣定理限制，所以fmax=f／2。

2 PLL的結(jié)構(gòu)及工作原理

設(shè)計(jì)中通常采用數(shù)字鎖相頻率合成法，其基本結(jié)構(gòu)由參考時(shí)鐘fr、VCO(壓控振蕩器)、程序分頻器(÷N)、PD(鑒相器)、LPF等組成。見圖3。

當(dāng)PLL達(dá)到穩(wěn)定狀態(tài)后，若輸入信號(hào)為一固定頻率的正弦波，則VCO的輸出信號(hào)頻率經(jīng)程序分頻器分頻后與輸入信號(hào)頻率相等，它們之間的相位差為一常值。這種狀態(tài)為環(huán)路的鎖定狀態(tài)。此時(shí)有：

3 基于DDS的頻率合成器的設(shè)計(jì)

3.1 電臺(tái)整機(jī)方案

該電臺(tái)工作頻率范圍為2 MHz～500 MHz，具有調(diào)頻、調(diào)幅(包括單邊帶)、調(diào)相(QPSK)等功能，還可工作于跳擴(kuò)頻方式。在短波頻段(2 MHz～30 MHz)要求調(diào)諧間隔為10 Hz，其余頻段為100 Hz。設(shè)計(jì)中采用二次變頻方案，第一中頻取160MHz，第二中頻取10.7 MHz。當(dāng)然，對(duì)于160 MHz附近頻段，只采用一次變頻至10.7 MHz。第二中頻以下采用數(shù)字化處理。簡(jiǎn)化原理框圖如圖4所示。

3.2 頻率合成器方案

頻率合成器須輸出第一本振、第二本振兩路信號(hào)。第二本振為固定頻率170.7 MHz，選用ADF4001 PLL電路，參考時(shí)鐘采用14.4 MHz溫度補(bǔ)償晶體振蕩器，環(huán)路鑒相頻率100 kHz。第一本振信號(hào)是由14.4 MHzTCXO(溫度補(bǔ)償晶體振蕩器)經(jīng)DDS頻率合成器(選用AD9851)產(chǎn)生參考信號(hào)，再由PLL電路鎖定在工作頻率上。原理框圖如圖5所示。

3.2.1 器件的選擇

選用Analog Devices公司的DDS芯片AD9851，該芯片的最高工作時(shí)鐘為180 MHz，內(nèi)部除了完整的高速DDS外，還集成了時(shí)鐘6倍頻器和一個(gè)高速比較器。本方案使用14.4 MHz TCXO，經(jīng)6倍頻器產(chǎn)生86.4 MHz參考時(shí)鐘頻率，DDS輸出的頻率分辨率為：

PLL選用National Semiconductor公司的雙頻率合成器電路LMX2335，其最高工作頻率1.1 GHz。

3.2.2 工作頻率計(jì)算

以短波頻段(2 MHz～30 MHz)為例，第一本振輸出頻率為：

考慮到環(huán)路的鎖定時(shí)間，LMX2335的鑒相頻率取200 kHz左右，對(duì)于較大范圍調(diào)整頻率，可改變LMX233的程序分頻數(shù)N，例如：162 MHz～172 MHz，N取14×60=840；172 MHz～182 MHz，N取15×60=900；182 MHz～190 MHz，N取16×60=960。LMX233的參考分頻數(shù)R固定為60。DDS輸出頻率控制在11 MHz～13 MHz，可在小范圍內(nèi)調(diào)整PLL的輸出頻率。下面以輸出162 MHz為例說明DDS頻率控制字K的算法。

DDS輸出頻率為：

頻率控制字K為：

在162 MHz～172 MHz頻率范圍內(nèi)，頻率誤差=0.020 116 567×14≈0.28 Hz。

3.2.3 應(yīng)注意的問題

DDS的輸出應(yīng)經(jīng)過一中心頻率為12 MHz、帶寬為2 MHz的帶通濾波器。具體設(shè)計(jì)可使用Agilent ADS軟件。該電路是高速數(shù)?；旌想娐?，在制作印制電路板時(shí)，一定要注意數(shù)模干擾問題。為此，印制電路板一定要使用4層板。在進(jìn)行電路布局時(shí)，將數(shù)字部分和模擬部分分開；將電源層分為數(shù)字電源和模擬電源；將地層分為數(shù)字地和模擬地。每個(gè)有源器件的電源都要加去耦電容，并且盡可能地靠近電源輸入處，以幫助濾除高頻噪聲。

4 結(jié)束語(yǔ)

目前頻率合成技術(shù)主要有直接頻率合成、PLL頻率合成、DDS這3種形式。由于PLL方式的頻率合成器存在高分辨率和快轉(zhuǎn)換速度之間的矛盾，而DDS方式的輸出帶寬又有限，因此在設(shè)計(jì)工作頻率寬、調(diào)協(xié)精度高的頻率合成器時(shí)，這兩種方式均不能滿足技術(shù)要求。但是，采用DDS+PLL方式，可以滿足高精度和寬頻帶的需要，其實(shí)現(xiàn)的難點(diǎn)是如何提高合成器輸出頻譜純度。在實(shí)際印制電路板制作中，DDS的良好接地和合理布線非常有助于系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)。