基于DSP Builder的軟件無線電調(diào)制器的設計與實現(xiàn)

1．引言

軟件無線電(software defined radio)是由J．Mitola在1992年提出的一個概念，它的核心思想是在完全可編程的硬件平臺上通過注入不同的軟件，實現(xiàn)對工作頻段、調(diào)制解調(diào)方式、信道多址方式等無線功能的改變。調(diào)制解調(diào)技術在軟件無線電的研究過程中是一個重要的組成部分。目前對于軟件無線電調(diào)制技術的實現(xiàn)多是采用具有調(diào)制功能的專用芯片(其中應用較為廣泛的是AD公司的AD985X系列)[l]或是可編程器件和專用器件相結合的設計方法實現(xiàn)[2]，然而在某些場合，這些調(diào)制方式和控制方式與系統(tǒng)的要求差距很大。因而，完全采用高性能的FPGA器件設計出符合自己需要的調(diào)制電路就是一個很好的解決方法[3]，它提供了一個良好的數(shù)字無線通訊系統(tǒng)驗證環(huán)境，可以將多種調(diào)制算法在實驗平臺上實現(xiàn)，并通過平臺提供的基本控制系統(tǒng)實現(xiàn)對系統(tǒng)的驗證仿真，并且用這種軟件化硬件的設計方案，可以產(chǎn)生多種模式的數(shù)字調(diào)試方式，具有多功能性、通用性、集成度高、易于升級等優(yōu)點[4Ⅱ5]。

本文采用了Altera公司推出的FPGA的DSP開發(fā)工具DSP Builder軟件，基于DDS(直接數(shù)字頻率合成)技術原理，設計了一種適合于軟件無線電使用的可控數(shù)字調(diào)制器，可以完成FSK、PSK、ASK等調(diào)制方式，并采用此方法在FPGA芯片上進行系統(tǒng)實現(xiàn)。

2．FSK、PSK、ASK調(diào)制原理

在數(shù)字通信系統(tǒng)中，數(shù)字基帶信號通常要經(jīng)過數(shù)字編碼然后調(diào)制后再傳輸。常見的調(diào)制方式有頻移鍵控(FSK)、相移鍵控(PSK)、幅移鍵控(ASK)等[6]。

以基帶數(shù)字波形序列來表示｛ak｝，通常二進制數(shù)字基帶信號表示為：

其中，ak為二元碼符號，1或0；g()為單極性不歸0波形，歸一化幅度；Tb為二元序列碼元問隔。

則頻移鍵控(FSK)信號為：

其中W1為傳號載頻；W2為空號載頻；θ1．和θ2分別為傳號與空號載波的初相，在[-π，π]均勻分布；w0=(w1+w2)／2為載波頻率；kTb≤t≤(k+1)Tb。



對于所設計的系統(tǒng)采用正交調(diào)制，對此表現(xiàn)在已調(diào)信號(傳號與空號)各自的相關系數(shù)--正交關系。FSK和ASK相關系數(shù)均為ρ12=0，PSK的相關系數(shù)為ρ12= 一l。一般的，要滿足此條件，應考慮到載波頻率fo是碼元頻率Rb=1/Tb整數(shù)倍，即fo=mRb或1bit間隔包括整數(shù)個載波周期，即Tb=mTo，這是對以后在DSP Builder中優(yōu)化系統(tǒng)時的依據(jù)。實現(xiàn)上述調(diào)制的方法有多種，采用DDS技術做正交調(diào)制，能夠克服解調(diào)輸出的嚴重失真，提高抗噪聲性能。

3．DDS的基本原理

直接數(shù)字合成(DDS，Direct Digital Synthesize)是一種新型的頻率合成技術。DDS以數(shù)控振蕩器的方式產(chǎn)生頻率、相位和幅度可控的正弦波[7]。以DDS產(chǎn)生的正弦波作為調(diào)制的載波，可以達到精確、無偏離、便于集成等優(yōu)點。圖1為DDS的基本實現(xiàn)原理結構圖同。

電路包括相位累加器、相位調(diào)制器、正弦ROM查找表、基準時鐘源、D／A轉換器等組成。其中前三者是DDS結構中的數(shù)字部分，具有數(shù)控頻率合成的功能。DDS是基于查找表方法，將一個正弦波周期的N個均勻采樣點存儲在存儲器中，以均勻速率將這些采樣點輸送到DAC，即可得到一個單頻正弦波，如果每隔K個采樣點輸出一個數(shù)據(jù)，則會得到K倍頻的正弦波。但是，系統(tǒng)會存在一個上限頻率，這取決于N的選擇和系統(tǒng)的采樣頻率。設一正弦波為：



將一個周期的正弦平均分為N份，取N為2的整數(shù)冪。則每一份的相位的大小是：
δ=2 π/N (4)

如果每隔K個點輸出一個采樣值，則相位增量就是K δ，輸出頻率為：

f=K δ／2πTs=Kf/N (5)

根據(jù)采樣定理，K應該滿足K≤N／2。如果想得到更高的輸出頻率，只有增加一個周期的采樣點N，也就是增加采樣頻率。這是以后計算中頻調(diào)制參數(shù)的依據(jù)。

DDS在此可調(diào)調(diào)制系統(tǒng)中作為載波信號發(fā)生部分，與傳統(tǒng)的頻率合成技術相比，具有頻率穩(wěn)定度高，頻率轉換速度快，輸出相對帶寬寬，頻率分辨率高等特點，而且DDS的這些功能應用于軟件無線電中，可以部分降低CPU的處理負擔，使整個系統(tǒng)的性能達到較好的程度[8]。

4．基于DSP Builder的軟件無線電調(diào)制模塊設計

DSP Builder是Altem公司推出的一個面向DSP開發(fā)的系統(tǒng)級工具，通過Simulink的圖形化界面進行設計。Altera的DSP Builder 將Math Works的Matlab和Simulink系統(tǒng)級的設計工具與Altem的開發(fā)工具組合在一起，為用戶提供了一個完整的DSP開發(fā)平臺，縮短DSP開發(fā)的周期。DSP Builder。設計流程如圖2[9].

根據(jù)DDS基本原理，基于Matlab／Altera DSP Build 建立適合軟件無線電的調(diào)制器模型如圖3。電路全部采用有符號數(shù)，其中頻率字為32位，幅度字為l 8位，分別控制載波的頻率值及載波幅度值。系統(tǒng)由兩個控制按鍵(key l和key2)、一個信號輸入端、三個初值輸入端(key3、key4和key5)組成。其中key l和key2控制調(diào)制方式，key3和key4是載波的頻率控制字輸入口，key5是載波幅度控制字的輸入端。

整個系統(tǒng)主要由一個DDS構成，包括兩個查表ROM及其他控制電路。當key1、key2為11、01、00時，分別實現(xiàn)FSK、PSK、ASK調(diào)制；當key1、key2為10時無信號輸出。在信號的輸人端接收被調(diào)制的信號。由AltBus、Parallel Adder Substractor、Delay 構成DDS的核心部分--相位累加器。正弦查找表模塊LUT的計算式為：

255*sin(10*[O：1*pi／(2∧10)：10*pi])+256

受存儲器容量和成本限制，正弦查找表模塊LUT容量有限，這里設置為10位，為了
獲得較高的頻率分辨率，DDS模塊的頻率字設置為32位，也即相位累加器字長位32位，
DDS將獲得fcal/232頻率分辨率。

由于要達到軟件無線電傳輸標準的調(diào)制器設計，通過計算得到頻率字的取值。設基帶碼元速率為1kHz，系統(tǒng)采樣頻率為32MHz，即對每個碼元采樣32個點，要達到一個中頻載頻取中頻載頻為：f1=600k，f2=1M，取N=232，根據(jù)式(5)，可得其頻率控制字分別為：
Key1=80000000；key2=134000000；取幅度控制字key5=233。對此系統(tǒng)進行仿真驗證。

5 系統(tǒng)仿真及硬件實現(xiàn)。

按照圖3所示的調(diào)制器結構在Simulink中完成仿真系統(tǒng)的搭建，并對其進行系統(tǒng)級仿真，施加合適的激勵．添加合適的觀察區(qū)間，在模型窗口選擇"Simulink"菜單，再選Start項仿真。雙擊Scope 模塊，分別得到FSK、PSK、ASK仿真波形，如圖4。

FSK模型(key1=1，key2=1)：FSK調(diào)制載波的頻率有兩種，這兩個頻率值可通過key3和key4來設置。當輸入是高電平1時，選擇的頻率是key4，在正弦查找表ROM中取數(shù)據(jù)作為輸出；當輸入為低電平0時，選擇的頻率值為key3，在正弦查找表ROM中取數(shù)據(jù)作為輸出。

PSK模型(key l=0，key2=1)：由兩個ROM來完成，一個正弦查表，另一個余弦查表。它的調(diào)制載波頻率也是由key3來設置的。當輸入信號為高電平l時，選擇正弦查表ROM中的數(shù)據(jù)輸出；當輸入信號為低電平0時，選擇余弦查表ROM的數(shù)據(jù)作為輸出。

ASK模型(kev1=O，key2=O)：調(diào)制載波的頻率是由key3來設置。當輸入信號偉為高電平1時，選擇DDS中的正弦信號作為輸出，而當輸入信號為低電平O時，選擇一個常量值作為輸出，從而實現(xiàn)ASK調(diào)制。

通過Simulink系統(tǒng)級仿真后對模塊進行編譯，這在Simulink中自動完成后續(xù)的綜合、時序分析等操作。通過SignalComplier(如圖4)把Simulink的模塊文件(．mdl)轉換成通過的硬件描述語言VHDL文件，選定Cyclone系列芯片，并由Quartus II進行綜合、適配、時序分析，最終得到可供下載使用的.sof文件。

打開Quartus II，進行Cyclone系列的EP1C6Q240C8芯片，進行重新編譯、仿真，下載到芯片通過D／A采樣后可以從示波器中看到圖3所示調(diào)制波形，通過撥碼開關控制使其能實現(xiàn)可調(diào)的系統(tǒng)功能。

6．結論

該設計避免了編寫繁瑣的硬件描述程序，同時避免了向ROM中填寫大量的波形數(shù)據(jù)。充分利用了Matlab中Simulink的DSP Builder 工具箱的圖形化界面建模、系統(tǒng)仿真功能，同時又區(qū)別于完全圖形化的方法。針對第二代RFID的標準中混頻是從600KHz-4MHz中頻上變頻，數(shù)據(jù)速率基本上是1200bps、2400bps，文中的基于軟件無線電的調(diào)制器所達到的600KHz、1MHz中頻，數(shù)據(jù)速率達到1000bps的設計基本滿足一般應用的需求。而對于如何控制調(diào)制器的頻率是下一步研究的內(nèi)容。