基于DSP Builder的行車道檢測的實(shí)現(xiàn)
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2 基于FPGA的DSP Builder設(shè)計(jì)流程
Altera DSP Builder將The MathWorks MATLAB和Simulink系統(tǒng)級設(shè)計(jì)工具的算法開發(fā)、仿真和驗(yàn)證功能與VHDL綜合、仿真和Altera開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。設(shè)計(jì)人員可以使用DSP Builder模塊迅速生成Simulink系統(tǒng)建模硬件，通過DSP Builder SignalCompiler模塊讀取由DSP Builder和MegaCore模塊構(gòu)建的Simulink建模文件(.mdl)，生成VHDL文件和工具命令語言(Tcl)腳本，進(jìn)行綜合、硬件實(shí)施和仿真。
此系統(tǒng)設(shè)計(jì)首先用MATLAB建立DSP電路模型。電路模型設(shè)計(jì)完成后，就開始進(jìn)行系統(tǒng)功能的仿真，這是屬于系統(tǒng)級并且基于算法的仿真，與目標(biāo)器件無關(guān)。然后利用置于Simulink電路模型界面的DSP Builder中的Signal Complier將電路模型文件即Simulink模型文件(.mdl)轉(zhuǎn)化為RTL級的VHDL代碼表述和Tcl腳本。一旦獲得了VHDL描述，就可以在Simulink中調(diào)用Quartus II中的綜合器生成網(wǎng)表文件。下一步就是調(diào)用Quartus II中的編譯器，根據(jù)網(wǎng)表文件及設(shè)置的優(yōu)化條件進(jìn)行布線布局和優(yōu)化設(shè)計(jì)的適配操作，同時(shí)生成用于Moldelsim的時(shí)序仿真文件。將最后生成的Programmer Object File(.pof)對目標(biāo)器件進(jìn)行編程配置，即可在硬件上形成DSP系統(tǒng)。
3 邊緣檢測系統(tǒng)的Simulink模型設(shè)計(jì)
Sobel邊緣檢測模塊包括獨(dú)立且并行的水平檢測和垂直檢測兩部分。輸入緩沖通過一組延時(shí)線路轉(zhuǎn)換輸入的像素值。線路緩沖器的緩沖級數(shù)由圖像的寬度決定。本設(shè)計(jì)采用的圖像寬度是640。緩沖器的個數(shù)取決于卷積核的大小，本設(shè)計(jì)采用3×3的Sobel卷積核。垂直和水平方向的邊緣檢測幾乎是相同的，兩者之間的區(qū)別只在于從輸入緩沖器流過的數(shù)據(jù)流。最后將兩部分組合并通過閾值選擇形成一幅經(jīng)過邊緣檢測的二值圖像。Sobel邊緣檢測是流水線操作，在每一個時(shí)鐘周期都計(jì)算得到一個像素值，如圖2所示。圖中，Z-640是指本設(shè)計(jì)輸入的圖像像素寬度是640，右上角的加法模塊實(shí)現(xiàn)的是垂直方向的邊緣檢測，右下角的加法模塊實(shí)現(xiàn)的是水平方向的邊緣檢測。對于一般的灰度圖像, 其像素的灰度值一般用8位表示，考慮到計(jì)算過程中可能出現(xiàn)負(fù)數(shù)和溢出問題。因此，數(shù)據(jù)在開始計(jì)算前先在最高位補(bǔ)零，使數(shù)據(jù)寬度變?yōu)?0 位，計(jì)算完成后可再裁剪為8 位。
在DSP Builder中設(shè)計(jì)的Sobel邊緣檢測系統(tǒng)如圖3所示。
4 仿真結(jié)果
建立了.mdl文件之后，在Simulink中對其進(jìn)行系統(tǒng)算法級仿真。設(shè)置Matlab各項(xiàng)參數(shù)和Simulink仿真參數(shù)，因?yàn)楸驹O(shè)計(jì)采用圖片的像素是640×480，所以設(shè)置仿真時(shí)間為307 201s(所有的像素?cái)?shù)量加1)。
測試表明，仿真結(jié)果符合要求，整個系統(tǒng)算法級設(shè)計(jì)是正確的。圖4為原始的彩色圖像，圖5為經(jīng)過水平邊緣檢測和垂直邊緣檢測后沒有經(jīng)過閾值選取的圖像，圖6為經(jīng)過閾值選取后的二值圖像。Sobel算子不像普通梯度算子那樣用兩個像素的差值，而是采用兩列或兩行像素灰度加權(quán)和的差值來表示，因此有以下兩個優(yōu)點(diǎn)[4]。
(1)由于引入了平均因素，因而對圖像中的隨機(jī)噪聲有一定的平滑作用。
(2)由于它是相隔兩行或兩列之差分，故邊緣兩側(cè)的元素得到了增強(qiáng)，邊緣顯得粗而亮。
使用Modelsim進(jìn)行功能仿真，主要是調(diào)用.tcl 文件對RTL 級的VHDL 代碼仿真。由于Simulink 的仿真是算法級的，而此仿真是針對硬件結(jié)構(gòu)的，兩者之間可能存在軟件理解上的差異，所以對RTL 級VHDL 代碼的仿真是必要的。仿真結(jié)果和系統(tǒng)級仿真一致。編譯生成.pof 文件，下載到目標(biāo)芯片中，從而完成整個邊緣檢測模塊的設(shè)計(jì)。
參考文獻(xiàn)
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[3] 潘松，黃繼業(yè)，王國棟.現(xiàn)代DSP技術(shù)[M].西安：西安電子科技大學(xué)出版社，2003.
[4] 劉禾.數(shù)字圖像處理及應(yīng)用[M].北京：中國電力出版社，2005.
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