Actel Libero IDE升級版為ProASIC Plus FPGA加速時序收斂和提升性能

此外，Actel的Libero v5.2 IDE連同強化了的Magma PALACE™ v1.1物理綜合軟件，能令使用ProASIC Plus FPGA的設(shè)計人員獲得平均20%的性能提升。Libero IDE的其它新特性包括增添了Actel的ChainBuilder軟件，可讓包含在菊花鏈路中的ProASIC Plus FPGA進行編程或測試，以及在Libero IDE中支持用于Actel Designer物理設(shè)計工具套件的Linux Red Hat 7.1平臺。

Actel工具市務總監(jiān)Saloni Howard-Sarin稱：“鑒于FPGA設(shè)計的規(guī)模和復雜性不斷增長，用戶通常在達致時序收斂方面面對艱巨的挑戰(zhàn)。使用Actel的Libero v5.2 IDE和Magma的PALACE v1.1物理綜合軟件，設(shè)計人員往往能快速簡便地實現(xiàn)時序收斂，而無需扭曲和反復作業(yè)，因而能減少設(shè)計成本和縮短設(shè)計周期?！?/P>

Howard-Sarin續(xù)稱：“延續(xù)我們?yōu)榭蛻籼峁I(yè)界最佳設(shè)計工具的承諾，Actel很高興能在Libero 環(huán)境內(nèi)提供全新的ChainBuilder工具，協(xié)助設(shè)計人員針對原本非常麻煩和容易出錯的人手檢定程序，實施自動化的簡化操作。而且，通過Linux RedHat 7.1平臺的Actel Designer軟件，我們預期全球?qū)⒂懈嘣O(shè)計團體轉(zhuǎn)用Actel卓越的ProASIC Plus FPGA器件?！?/P>

Actel Libero IDE的升級特性

時序引擎Timer和時序驅(qū)動布局布線之間更緊密的集成，能針對用戶的約束條件提供更高優(yōu)先權(quán)，并且增強設(shè)計人員對布局布線的控制，有利于聚集各項時序要求。此外，Actel布線算法的最新改進也有助于提升ProASIC Plus器件的性能。而Magma的PALACE物理綜合軟件已進行升級，可額外提升ProASIC Plus器件的性能達平均10%。與Actel的Libero IDE相結(jié)合，應用容易的PALACE工具可接受經(jīng)翻譯的網(wǎng)表，并可根據(jù)約束條件、設(shè)計細節(jié)和互連模型作出最佳的布局決策。

Magma Design Automation市務總監(jiān)Behrooz Zahiri說：“Actel的ProASIC Plus FPGA是尖端可編程邏輯設(shè)計的代表，包括在功能和性能兩方面。我們非常欣喜能為雙方的共同客戶提供物理綜合工具，以達致其復雜FPGA設(shè)計所需的性能和質(zhì)量要求。至今，Magma和Actel已成功促使設(shè)計人員在Actel的ProASIC Plus FPGA中使用PALACE時，獲得累計25至30%的性能提升?！?/P>

過去，開發(fā)人員必須在鏈路內(nèi)以人手檢驗器件及其指令?，F(xiàn)今，Libero和Designer工具套件包含Actel的ChainBuilder軟件，允許用戶從圖形用戶接口創(chuàng)建鏈接STAPL檔案。之后，通過Actel的FlashPro等編程器便可利用此檔案對FPGA菊花鏈、定制集成電路(IC)、微控制器及/或微處理器進行編程或測試。此外，ChainBuilder能將特定的Actel FPGA從其它FPGA、Actel和非Actel器件隔離出來，并通過附著在JTAG鏈條上的通用頭進行獨立或并行編程。

在開放資源日益增多的環(huán)境中，許多公司都采用Liniux操作系統(tǒng)。為了擴展其工具套件的平臺支持，Actel現(xiàn)支持Linux Red Hat 7.1平臺上的Designer軟件。Actel并計劃在未來一年陸續(xù)為其它Linux平臺提供支持。

為了提升其易用性和減少開發(fā)時間，特別是對于那些不太熟悉Libero軟件的設(shè)計人員而言，Actel現(xiàn)已增添全新的項目經(jīng)理圖形交互流程窗口 (Project Manager Graphical Interactive Flow Window)，使得開發(fā)流程更加直觀，并在整個設(shè)計過程中提供逐步的操作指引。