四種常用FPGA/CPLD設(shè)計(jì)思想與技巧之乒乓操作
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本系列討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線(xiàn)操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計(jì)的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計(jì)思想能在FPGA/CPLD設(shè)計(jì)工作種取得事半功倍的效果。
FPGA/CPLD 的設(shè)計(jì)思想與技巧是一個(gè)非常大的話(huà)題，由于篇幅所限，本文僅介紹一些常用的設(shè)計(jì)思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線(xiàn)操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識(shí)地利用這些原則指導(dǎo)日后的設(shè)計(jì)工作，將取得事半功倍的效果！
乒乓操作
“乒乓操作”是一個(gè)常常應(yīng)用于數(shù)據(jù)流控制的處理技巧，典型的乒乓操作方法如圖1所示。
乒乓操作的處理流程為：輸入數(shù)據(jù)流通過(guò)“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時(shí)分配到兩個(gè)數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲(chǔ)模塊，比較常用的存儲(chǔ)單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個(gè)緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)
乒乓操作的最 大特點(diǎn)是通過(guò)“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，將經(jīng)過(guò)緩沖的數(shù)據(jù)流沒(méi)有停頓地送到“數(shù)據(jù)流運(yùn)算處理模塊”進(jìn)行運(yùn)算與處理。把乒乓操作模塊當(dāng)做一個(gè)整體，站在這個(gè)模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒(méi)有任何停頓，因此非常適合對(duì)數(shù)據(jù)流進(jìn)行流水線(xiàn)式處 理。所以乒乓操作常常應(yīng)用于流水線(xiàn)式算法，完成數(shù)據(jù)的無(wú)縫緩沖與處理。
乒乓操作的第二個(gè)優(yōu)點(diǎn)是可以節(jié)約緩沖區(qū)空間。比如在WCDMA基 帶應(yīng)用中，1個(gè)幀是由15個(gè)時(shí)隙組成的，有時(shí)需要將1整幀的數(shù)據(jù)延時(shí)一個(gè)時(shí)隙后處理，比較直接的辦法是將這幀數(shù)據(jù)緩存起來(lái)，然后延時(shí)1個(gè)時(shí)隙進(jìn)行處理。這時(shí)緩沖區(qū)的長(zhǎng)度是1整幀數(shù)據(jù)長(zhǎng)，假設(shè)數(shù)據(jù)速率是3.84Mbps，1幀長(zhǎng)10ms，則此時(shí)需要緩沖區(qū)長(zhǎng)度是38400位。如果采用乒乓操作，只需定義兩個(gè) 能緩沖1個(gè)時(shí)隙數(shù)據(jù)的RAM(單口RAM即可)。當(dāng)向一塊RAM寫(xiě)數(shù)據(jù)的時(shí)候，從另一塊RAM讀數(shù)據(jù)，然后送到處理單元處理，此時(shí)每塊RAM的容量?jī)H需 2560位即可，2塊RAM加起來(lái)也只有5120位的容量。
另外，巧妙運(yùn)用乒乓操作還可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果。如圖2所示，數(shù)據(jù)緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級(jí)數(shù)據(jù)預(yù)處理模塊，這個(gè)數(shù)據(jù)預(yù)處理可以根據(jù)需要的各種數(shù)據(jù)運(yùn)算，比如在WCDMA設(shè)計(jì)中，對(duì)輸入數(shù)據(jù)流的解擴(kuò)、解擾、去旋轉(zhuǎn)等。假設(shè)端口A的輸入數(shù)據(jù)流的速率為 100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個(gè)節(jié)點(diǎn)端口的數(shù)據(jù)速率。
A端口處輸入數(shù)據(jù)流速率為100Mbps，在第1個(gè) 緩沖周期10ms內(nèi)，通過(guò)“輸入數(shù)據(jù)選擇單元”，從B1到達(dá)DPRAM1。B1的數(shù)據(jù)速率也是100Mbps，DPRAM1要在10ms內(nèi)寫(xiě)入1Mb數(shù)據(jù)。同理，在第2個(gè)10ms，數(shù)據(jù)流被切換到DPRAM2，端口B2的數(shù)據(jù)速率也是100Mbps，DPRAM2在第2個(gè)10ms被寫(xiě)入1Mb數(shù)據(jù)。在第 3個(gè)10ms，數(shù)據(jù)流又切換到DPRAM1，DPRAM1被寫(xiě)入1Mb數(shù)據(jù)。
仔細(xì)分析就會(huì)發(fā)現(xiàn)到第3個(gè)緩沖周期時(shí)，留給DPRAM1讀 取數(shù)據(jù)并送到“數(shù)據(jù)預(yù)處理模塊1”的時(shí)間一共是20ms。有的工程師困惑于DPRAM1的讀數(shù)時(shí)間為什么是20ms，這個(gè)時(shí)間是這樣得來(lái)的：首先，在在第 2個(gè)緩沖周期向DPRAM2寫(xiě)數(shù)據(jù)的10ms內(nèi)，DPRAM1可以進(jìn)行讀操作；另外，在第1個(gè)緩沖周期的第5ms起(絕對(duì)時(shí)間為5ms時(shí)刻)， DPRAM1就可以一邊向500K以后的地址寫(xiě)數(shù)據(jù)，一邊從地址0讀數(shù)，到達(dá)10ms時(shí)，DPRAM1剛好寫(xiě)完了1Mb數(shù)據(jù)，并且讀了500K數(shù)據(jù)，這個(gè)緩沖時(shí)間內(nèi)DPRAM1讀了5ms；在第3個(gè)緩沖周期的第5ms起(絕對(duì)時(shí)間為35ms時(shí)刻)，同理可以一邊向500K以后的地址寫(xiě)數(shù)據(jù)一邊從地址0讀 數(shù)，又讀取了5個(gè)ms，所以截止DPRAM1第一個(gè)周期存入的數(shù)據(jù)被完全覆蓋以前，DPRAM1最多可以讀取20ms時(shí)間，而所需讀取的數(shù)據(jù)為1Mb，所以端口C1的數(shù)據(jù)速率為：1Mb/20ms=50Mbps。因此，“數(shù)據(jù)預(yù)處理模塊1”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。同理，“數(shù)據(jù)預(yù)處理 模塊2”的最低數(shù)據(jù)吞吐能力也僅僅要求為50Mbps。換言之，通過(guò)乒乓操作，“數(shù)據(jù)預(yù)處理模塊”的時(shí)序壓力減輕了，所要求的數(shù)據(jù)處理速率僅僅為輸入數(shù)據(jù)速率的1/2。
通過(guò)乒乓操作實(shí)現(xiàn)低速模塊處理高速數(shù)據(jù)的實(shí)質(zhì)是：通過(guò)DPRAM這種緩存單元實(shí)現(xiàn)了數(shù)據(jù)流的串并轉(zhuǎn)換，并行用“數(shù)據(jù)預(yù)處理模塊1”和“數(shù)據(jù)預(yù)處理模塊2”處理分流的數(shù)據(jù)，是面積與速度互換原則的體現(xiàn)！
評(píng)論