FPGA在多進(jìn)制正交擴(kuò)頻通信系統(tǒng)中的應(yīng)用

摘 要： 討論了高速無(wú)線分組網(wǎng)絡(luò)中多進(jìn)制正交擴(kuò)頻通信系統(tǒng)的設(shè)計(jì)和實(shí)現(xiàn)，其中在系統(tǒng)核心部分的擴(kuò)頻編碼調(diào)制和解調(diào)等很多功能都由FPGA來(lái)完成，并對(duì)此進(jìn)行了詳細(xì)的介紹。

關(guān)鍵詞： FPGA 擴(kuò)頻通信 多進(jìn)制正交擴(kuò)頻 QPSK調(diào)制

門陣列邏輯電路在數(shù)字系統(tǒng)設(shè)計(jì)中得到廣泛的應(yīng)用，因此從GAL、EPLD直至目前的FPGA（現(xiàn)場(chǎng)可編程門陣列），容量和功能以及可靠性都得到很大的發(fā)展。目前的FPGA結(jié)構(gòu)采用總線方式，布局布線方便靈活，Altera公司的FLEX10K系列FPGA掩埋帶有入出寄存器的RAM塊，更加方便地應(yīng)用于CPU系統(tǒng)。隨著器件的發(fā)展，開發(fā)環(huán)境進(jìn)一步得到優(yōu)化。Altera公司的Maxplus II為用戶提供了良好的開發(fā)環(huán)境，含有豐富的庫(kù)資源，很容易實(shí)現(xiàn)各種電路設(shè)計(jì)和完成較復(fù)雜的運(yùn)算，使一部分軟件硬化，這對(duì)高速系統(tǒng)來(lái)說(shuō)，是非常有效的。它支持多種輸入方法，并有極強(qiáng)的仿真系統(tǒng)，支持你隨心所欲的設(shè)計(jì)。最大的優(yōu)點(diǎn)是支持在線調(diào)試，這對(duì)于長(zhǎng)期從事電路設(shè)計(jì)調(diào)試者來(lái)說(shuō)，極大地提高了效率。

分組無(wú)線網(wǎng)作為一種重要的無(wú)線分組通信形式，在軍事和民用通信領(lǐng)域一直受到廣泛的重視。信息技術(shù)的迅猛發(fā)展對(duì)分組無(wú)線網(wǎng)提出更高的要求，即要求更高的信息速率，支持綜合業(yè)務(wù)，具有很強(qiáng)的抗干擾性能等。要滿足這些要求，必須采用新技術(shù)來(lái)設(shè)計(jì)新一代分組無(wú)線終端。我們提出了采用多進(jìn)制正交擴(kuò)頻的方法，以實(shí)現(xiàn)高速(256kbps和512kbps安全可靠的通信，提出了新的設(shè)計(jì)思路并采用一系列新技術(shù)。應(yīng)用Altera公司的FLEX10K系列FPGA實(shí)現(xiàn)多進(jìn)制正交擴(kuò)頻編碼，快速Hadamard變換法，時(shí)序控制邏輯等功能，極大地簡(jiǎn)化了系統(tǒng)。本文就系統(tǒng)原理和FPGA的應(yīng)用展開討論。

１ 多進(jìn)制擴(kuò)頻編碼的實(shí)現(xiàn)

1.1 正交擴(kuò)頻系統(tǒng)的組成

綜合考慮系統(tǒng)帶寬和通信速率以及實(shí)現(xiàn)的復(fù)雜性等因素，我們確定采用16進(jìn)制的正交擴(kuò)頻方案，并用Walsh函數(shù)作為擴(kuò)頻正交碼，信息速率分為兩檔，函數(shù)周期分別為64（低速）和32（高速）。Walsh函數(shù)其自相關(guān)特性較差，同步捕獲困難，我們提出在原多進(jìn)制正交擴(kuò)頻的基礎(chǔ)上，增加一個(gè)輔助的同步邏輯信道的新方法。并選用m序列作為其擴(kuò)頻碼，該同步信道信號(hào)被調(diào)制到與信息信道正交的載頻上，圖１給出了調(diào)制部分的原理框圖。傳輸數(shù)據(jù)經(jīng)串并變換將信息每4個(gè)比特分為一組，完成２到16進(jìn)制變換。I信道傳輸同步控制及輔助信息（導(dǎo)頻信道），并采用ｍ序列調(diào)制。而Q信道傳輸數(shù)據(jù)信息（信息信道），采用Walsh函數(shù)編碼。I、Q支路分別進(jìn)行正交調(diào)制，合成QPSK調(diào)制的中頻信號(hào)送至電臺(tái)。

1.2 正交擴(kuò)頻編碼規(guī)則

前面已介紹了同步碼和信息碼分別采用m序列和Walsh函數(shù)進(jìn)行擴(kuò)頻。如果按照所給的框圖來(lái)實(shí)現(xiàn)，必須加乘法器，增加了系統(tǒng)的復(fù)雜性。查表編碼以其快速、簡(jiǎn)單、方便等優(yōu)點(diǎn)受到人們的青睞，故編碼采用存儲(chǔ)查表法。把所選取周期為64的m序列分別和16種Walsh函數(shù)（32位/64位），依據(jù)I、Q支路次序按位交織后形成數(shù)據(jù)儲(chǔ)存于EPROM，然后根據(jù)同步信息和數(shù)據(jù)信息作為地址進(jìn)行查表。同步支路每一比特對(duì)應(yīng)于一個(gè)周期為64的m序列。信息支路在低速情況下，64位Walsh函數(shù)與同步支路碼長(zhǎng)相同，而在高速情況下，64位的同步碼要與兩個(gè)32位Walsh函數(shù)依次交織。因此，需要一位地址做奇偶控制。根據(jù)上述編碼規(guī)則，規(guī)定速率控制位為高位地址，同步碼為次高位地址。

1.3 正交擴(kuò)頻編碼的實(shí)現(xiàn)

圖2示出多進(jìn)制擴(kuò)頻編碼的實(shí)現(xiàn)原理。其中，分頻鏈形成低位地址、EPROM的片選線、并／串變換的鎖存信號(hào)和移位信號(hào)以及其他時(shí)鐘源。串／并變換輸出形成信息地址。地址形成單元主要是控制兩種速率下的地址選擇，選取不同的擴(kuò)頻碼。當(dāng)速度為低速時(shí)，A3=Ax ，而Sd0～Sd3對(duì)應(yīng)為A4～A7；當(dāng)速度為高速時(shí)，A3=Sd0，而A7=Ax，用來(lái)做奇偶定位，Sd0～Sd3對(duì)應(yīng)為A3～A6。同步碼產(chǎn)生單元輸出同步支路的同步序列，依次為32位0、1碼和48位巴克碼。時(shí)鐘控制單元產(chǎn)生巴克碼和擾碼使能信號(hào)，并在同步碼發(fā)完時(shí)刻給終端送出時(shí)鐘信號(hào)TXC。從圖中可以看出，采用查表法很方便地實(shí)現(xiàn)了正交擴(kuò)頻編碼，用一些時(shí)序組合電路替代了復(fù)雜的乘法器。

由于Walsh函數(shù)自相關(guān)性很差，抗多徑的能力很弱。而擴(kuò)頻通信的抗多徑能力完全由擴(kuò)頻序列的自相關(guān)能力決定。因此，多徑傳播的情況下直接使用Walsh函數(shù)序列擴(kuò)頻必將帶來(lái)嚴(yán)重的碼間串?dāng)_。為了減少Walsh函數(shù)序列擴(kuò)頻的碼間串?dāng)_、增加系統(tǒng)的保密性和抗干擾能力，通常在正交擴(kuò)頻后再乘上一個(gè)長(zhǎng)碼序列做擾碼，改善Walsh函數(shù)自相關(guān)特性。我們采用了24位的長(zhǎng)擾碼。由CPU通過(guò)系統(tǒng)總線將２４位的掩碼和初始碼加載給FPGA，然后與輸入數(shù)據(jù)進(jìn)行動(dòng)態(tài)運(yùn)算。經(jīng)過(guò)加擾的Q支路信息和I支路同步信息，合成擴(kuò)頻編碼后的數(shù)據(jù)比特流進(jìn)行QPSK調(diào)制。我們用Altera公司的FLEX81188-240-2芯片實(shí)現(xiàn)所有的邏輯電路，內(nèi)部邏輯資源占用30%左右，I/O腳占用87%左右，布線資源占用40%左右，余留部分資源便于系統(tǒng)擴(kuò)展。

２ 正交擴(kuò)頻碼的解擴(kuò)解調(diào)

信號(hào)的解擴(kuò)接收框圖見圖3。其中FPGA在I信道接收的同步時(shí)鐘控制下對(duì)Q信道進(jìn)行多進(jìn)制相關(guān)解擴(kuò)運(yùn)算，是接收機(jī)電路的核心單元?？紤]到在高速分組無(wú)線網(wǎng)環(huán)境下要進(jìn)行相干接收非常困難，我們采用了最佳非相干接收原理進(jìn)行多進(jìn)制正交碼解擴(kuò)運(yùn)算。其中，多路相關(guān)解擴(kuò)運(yùn)算部分結(jié)構(gòu)復(fù)雜，資源消耗量大，是FPGA實(shí)現(xiàn)的最主要工作。

圖３中的多進(jìn)制解擴(kuò)單元是接收機(jī)的核心單元，完成了最佳非相干運(yùn)算的核心部分。運(yùn)算量大，用軟件方法很難實(shí)現(xiàn)。經(jīng)評(píng)估我們發(fā)現(xiàn)，采用AD公司最新的DSP器件ADSP21062也只能實(shí)現(xiàn)其運(yùn)算量的1/3左右。我們用一片Altera公司的FLEX10K100實(shí)現(xiàn)了并行相關(guān)解擴(kuò)算法實(shí)現(xiàn)的三種方案：串行FHT法、并行FHT法、并行積分法。圖４是并行FHT方案的實(shí)現(xiàn)原理圖。經(jīng)統(tǒng)計(jì)內(nèi)部邏輯資源約占用70%，I/O腳占用10%左右，布線資源占用60%左右。

系統(tǒng)收發(fā)兩端經(jīng)中頻對(duì)接，多進(jìn)制正交擴(kuò)頻通信系統(tǒng)對(duì)QPSK調(diào)制的多進(jìn)制擴(kuò)頻信號(hào)能夠進(jìn)行正確解擴(kuò)和解調(diào)，證明設(shè)計(jì)方案正確可行。

總之，我們項(xiàng)目的要求是設(shè)計(jì)和實(shí)現(xiàn)應(yīng)用于未來(lái)高速分組無(wú)線網(wǎng)中的新一代分組無(wú)線終端，支持難度比較大，必須采用一系列新的技術(shù)和新的器件才能實(shí)現(xiàn)。我們通過(guò)應(yīng)用Altera公司最新的FPGA產(chǎn)品，充分利用了其高速、大容量、組合靈活方便等優(yōu)點(diǎn)，并用Altera的Maxplus=II開發(fā)環(huán)境所提供的庫(kù)資源，最大限度地利用和發(fā)揮FPGA的優(yōu)勢(shì)，不但大大簡(jiǎn)化了系統(tǒng)設(shè)計(jì)，而且縮短了設(shè)計(jì)周期。

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