基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計

隨著嵌入式技術(shù)的飛速發(fā)展，對嵌入式系統(tǒng)的應(yīng)用需求也呈現(xiàn)出不斷增長的態(tài)勢，因此，嵌入式技術(shù)也相應(yīng)地取得了重要的進(jìn)展，系統(tǒng)設(shè)備不斷向高速化、集成化、低功耗的方向發(fā)展。現(xiàn)場可編程門陣列FPGA經(jīng)過近20年的發(fā)展，到目前已成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。 FPGA具有單片機(jī)和DSP無法比擬的優(yōu)勢，相對于單片機(jī)和DSP工作需要依靠其上運(yùn)行的軟件進(jìn)行，FPGA全部的控制邏輯是由延時更小的硬件來完成的。

通用串行總線(USB)是現(xiàn)代數(shù)據(jù)傳輸?shù)陌l(fā)展趨勢，是解決計算機(jī)與外設(shè)連接瓶頸的有效手段，USB2.O版本在原先的版本基礎(chǔ)上實(shí)現(xiàn)許多技術(shù)上的飛躍與進(jìn)步。USB2.0協(xié)議規(guī)范有以下主要優(yōu)點(diǎn)：1)速度快，接口的傳輸速度高達(dá)480Mh/s，遠(yuǎn)大于PCI接口的132 Mb/s的傳輸速度;2)連接簡單，所有的USB外設(shè)利用通用的電纜可簡單方便地連入PC機(jī)中，安裝過程高度自動化;3)支持多設(shè)備連接，USB接口支持多個不同設(shè)備采用“級聯(lián)”方式來連接外設(shè)。

故為了將數(shù)據(jù)采集系統(tǒng)設(shè)計更加符合高速化和集成化的趨勢，采用了FPGA和USB2.0組合的方案來進(jìn)行。

1 數(shù)據(jù)采集系統(tǒng)的框架與硬件設(shè)計方案

系統(tǒng)硬件設(shè)計部分中，在完成系統(tǒng)時鐘源、電源等必要電路的設(shè)計基礎(chǔ)上，重點(diǎn)就是完成系統(tǒng)內(nèi)各個部件的接口電路的設(shè)計，通過這部分的設(shè)計，基本的硬件平臺就建立起來了。系統(tǒng)部件間的硬件電路接口設(shè)計如圖1所示。

圖1 系統(tǒng)部件間的硬件電路接口設(shè)計

A/D芯片在此選用了德州儀器公司的10位串行接口芯片TLV1572，8管腳的SOIC封裝，它外部較少的管腳不僅能夠很方便地實(shí)現(xiàn)與其他器件連接，而且它體積小，可以節(jié)省很多布線資源，如圖2所示。TLV1572的最高采樣速率為1.25 MS/s，其積分非線性誤差I(lǐng)NL<±1LSB，可以采用3 V或5 V的供電方式。

圖2 A/D芯片及周邊電路

由于大部分USB1.1的芯片都需要微控制器參與數(shù)據(jù)從端點(diǎn)FIFO到應(yīng)用環(huán)境的轉(zhuǎn)移，微控制器在里面扮演了搬運(yùn)者的角色，那么顯然微控制器本身的工作頻率就極大地限制了數(shù)據(jù)傳輸帶寬的進(jìn)一步提高，微控制器將成為制約整個系統(tǒng)速度提高的瓶頸。

故在此選用的是Cypress Semiconductor公司的EZ-USBFX2(CY7C68013A)USB2.0芯片，它集成了USB2.0收發(fā)器，串行接口引擎SIE和可編程的外圍接口。該芯片的另一大優(yōu)點(diǎn)就是提供了一種獨(dú)特架構(gòu)，使USB接口和應(yīng)用環(huán)境直接共享Slave FIFOs，微控制器無需參與數(shù)據(jù)傳輸，這樣就極大地提高了系統(tǒng)數(shù)據(jù)傳輸速率，如圖3所示。

圖3 EZ-USB FX2芯片的內(nèi)部結(jié)構(gòu)

由于FPGA的I/O管腳數(shù)目眾多，它在和A/D芯片及USB2.0芯片相連時，能夠按照優(yōu)化布線資源的方式進(jìn)行PCB布局設(shè)計，具體的連接方法在圖1中已經(jīng)給出。

2 數(shù)據(jù)采集系統(tǒng)軟件設(shè)計方案

FPGA軟件設(shè)計方案中采用了自頂向下的設(shè)計方法，運(yùn)用Verilog HDL語言來設(shè)計數(shù)字系統(tǒng)，分別完成數(shù)字系統(tǒng)內(nèi)部各個子模塊的設(shè)計。數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)及模塊間的連接示意圖如圖4所示。

圖4 數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)及模塊間的連接示意圖

由圖4可見，系統(tǒng)主要由3個模塊組成。它們分別是A/D接口adc.v模塊、USB接口usb.v模塊以及頂層top.v模塊，其中在頂層top.v模塊中，完成了對其他兩個模塊的調(diào)用，使它們拼接成為一個完整的系統(tǒng)。其中鎖相環(huán)PLL_1和PLL_2分別給ade.v模塊和usb.v模塊提供時鐘源。