基于FPGA的超聲電機(jī)驅(qū)動(dòng)控制電路

摘要：針對(duì)直線超聲電機(jī)的特點(diǎn)，設(shè)計(jì)了一種以FPGA為核心、基于SOPC技術(shù)和NiosⅡ軟核處理器的新型超聲電機(jī)驅(qū)動(dòng)控制器，以控制直線型超聲電機(jī)的速度和位移。該驅(qū)動(dòng)控制器把CPU、DDS模塊以及光柵反饋計(jì)數(shù)模塊都集成在一片FPGA中，具有電子元件使用少，功耗低，易修改、易升級(jí)等特點(diǎn)，為超聲電機(jī)的各種運(yùn)動(dòng)平臺(tái)提供了一個(gè)良好的閉環(huán)控制系統(tǒng)。

超聲電機(jī)是一種新型微特電機(jī)，其工作原理是通過(guò)壓電材料的逆壓電效應(yīng)，使定子在超聲頻段微幅振動(dòng)，依靠摩擦將振動(dòng)轉(zhuǎn)換成動(dòng)子的旋轉(zhuǎn)(直線)運(yùn)動(dòng)。超聲電機(jī)具有體積小，重量輕、結(jié)構(gòu)緊湊、響應(yīng)快、無(wú)電磁干擾等優(yōu)點(diǎn)，在航天宇航和軍事裝備等領(lǐng)域有著廣泛的應(yīng)用前景。

近些年來(lái)，我國(guó)在超聲電機(jī)控制方面，提出了一些控制理論，并搭建了一些用于超聲電機(jī)驅(qū)動(dòng)的實(shí)際驅(qū)動(dòng)與控制電路。2010年，薛雯玉碩士研究了基于DSP芯片的超聲電機(jī)驅(qū)動(dòng)控制器，但驅(qū)動(dòng)電路仍以傳統(tǒng)的模擬電路為主，精度不高，不能實(shí)時(shí)的調(diào)頻、調(diào)相。2011年，孫霖碩士研究了基于DSP/FPGA的超聲電機(jī)驅(qū)動(dòng)控制器，利用DDS技術(shù)產(chǎn)生數(shù)字正弦波，雖然提高了精確度和實(shí)時(shí)性，但是浪費(fèi)了很多芯片的邏輯資源，也不利于驅(qū)動(dòng)控制電路的小型化。

本文使用Altera公司的EP3C400240C8芯片設(shè)計(jì)了一種以FPGA為核心、基于SOPC技術(shù)和NiosⅡ軟核處理器的新型超聲電機(jī)驅(qū)動(dòng)控制器。在FPGA內(nèi)部用SOPC(可編程片上系統(tǒng))的思想定制了一個(gè)NiosⅡ軟核處理器作為控制運(yùn)算部分，用Verilog語(yǔ)言編寫出了頻率、相位、幅度都可調(diào)的DDS模塊和光柵反饋計(jì)數(shù)模塊，這樣的一個(gè)閉環(huán)系統(tǒng)在滿足控制精度和實(shí)時(shí)性的同時(shí)具有良好的靈活性和可重構(gòu)性，并且做到了以極少的硬件資源和高度集成的系統(tǒng)結(jié)構(gòu)去控制超聲電機(jī)運(yùn)行，便于驅(qū)動(dòng)控制電路的小型化。

1 驅(qū)動(dòng)控制器的設(shè)計(jì)

1.1 驅(qū)動(dòng)控制電路

本文提出的超聲電機(jī)驅(qū)動(dòng)控制系統(tǒng)由控制驅(qū)動(dòng)器和功放/升壓電路組成。圖1是以FPGA為核心構(gòu)建的超聲電機(jī)驅(qū)動(dòng)控制電路。超聲電機(jī)的驅(qū)動(dòng)機(jī)理要求驅(qū)動(dòng)器必須提供在超聲頻段內(nèi)兩相具有一定相位差的同頻、等幅正弦交流電，電壓在幾十伏到幾百伏之間。該電路的功能全部由FPGA的軟件實(shí)現(xiàn)，控制和輸出正弦交流電，大大提高了控制系統(tǒng)的穩(wěn)定性和精確性，并使控制系統(tǒng)電路板的面積大幅度縮小，一塊控制板可以同時(shí)控制數(shù)個(gè)超聲電機(jī)。

此驅(qū)動(dòng)控制系統(tǒng)用FPGA內(nèi)部編寫的DDS模塊輸出兩路具有一定相位差的正弦波數(shù)據(jù)，然后通過(guò)DA芯片轉(zhuǎn)成正弦波信號(hào)，經(jīng)過(guò)功率放大之后，最后用變壓器抬高電壓。

該電路加載超聲電機(jī)后輸出的波形如圖2所示，波形變的光滑很多。當(dāng)超聲電機(jī)在運(yùn)行過(guò)程中發(fā)生頻率漂移的情況時(shí)，系統(tǒng)也能夠從速度的改變量來(lái)調(diào)整相應(yīng)的驅(qū)動(dòng)輸出，不會(huì)出現(xiàn)電機(jī)速度不穩(wěn)定的現(xiàn)象。

1.2 FPGA內(nèi)部系統(tǒng)

圖3是超聲電機(jī)控制驅(qū)動(dòng)電路中FPGA內(nèi)部的構(gòu)架。其設(shè)計(jì)的核心是可裁剪的Nios II軟核和發(fā)出正弦信號(hào)的DDS模塊以及讀取光柵編碼器反饋脈沖的計(jì)數(shù)模塊。

1.2.1 NiosⅡ系統(tǒng)的搭建

Nios II是Altera公司開發(fā)的軟核32位的RISC微處器，作為一個(gè)采用硬件描述語(yǔ)言編寫的軟核，Nios II可以通過(guò)內(nèi)帶的Avalon總線機(jī)制與其他采用HDL語(yǔ)言描述的硬件接口模塊組成Nios系統(tǒng)一起嵌入到Altera的Stratix、Cyclone或APEX系列的FPGA中，從而構(gòu)成一個(gè)可編程片上系統(tǒng)設(shè)計(jì)。

首先要構(gòu)建一個(gè)基于Nios II的最小系統(tǒng)，這個(gè)系統(tǒng)的組件都在SOPC Builder提供的IP核中，依次選擇Nios II處理器、EPCS控制器、SDR AM控制器、JTAG模塊。其中，NiosⅡ?qū)崿F(xiàn)MCU的功能，SDRAM和EPCS控制器組件用來(lái)連接外部存儲(chǔ)器，JTAG模塊實(shí)現(xiàn)程序的調(diào)試與下載。除此以外，我們還需要用到串口接收上位機(jī)發(fā)送來(lái)的數(shù)據(jù)以及定時(shí)器中斷，因此在系統(tǒng)中添加UART模塊和定時(shí)器模塊。最后，處理器要控制DDS模塊的運(yùn)行并且接收光柵計(jì)數(shù)模塊計(jì)算出的脈沖數(shù)，還需要添加一些I/O口用作數(shù)據(jù)的傳輸。這樣，F(xiàn)PGA內(nèi)部的一個(gè)NIOS系統(tǒng)就構(gòu)建完成了。

1.2.2 DDS模塊

直接數(shù)字頻率合成器(Direct Digital Frequency Synthesizer)是一種基于全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)?；驹硎且詳?shù)控振蕩器的方式，產(chǎn)生頻率、相位可控制的正弦波、余弦波、三角波、三角波、方波等波形。圖4所示為DDS的基本結(jié)構(gòu)。

圖4中，fc為時(shí)鐘頻率，K為頻率控制字，N為相位累加器的字長(zhǎng)，D為ROM數(shù)據(jù)線寬度。

本文的DDS設(shè)計(jì)主要分為3個(gè)模塊：控制字接收模塊，用來(lái)與NIOS系統(tǒng)進(jìn)行通信，接收來(lái)自上位機(jī)的控制字;波形存儲(chǔ)器模塊，用來(lái)產(chǎn)生驅(qū)動(dòng)信號(hào)所需要的波形，本文只需要產(chǎn)生正弦波;相位累加器模塊，用來(lái)產(chǎn)生頻率和相位，本文是將接收到的頻率和相位控制字轉(zhuǎn)化為實(shí)際的頻率和相位。

1.2.3 脈沖計(jì)數(shù)模塊

脈沖計(jì)數(shù)模塊由濾波和計(jì)數(shù)兩部分構(gòu)成，主要是為了讀取光柵編碼器反饋回來(lái)的信息，從而實(shí)現(xiàn)對(duì)電機(jī)的精確定位和速度控制。本文使用的光柵編碼器，其分辨率為0.5um/count，輸出A+/A-、B+/B- 2路差分信號(hào)，為將編碼器的差分輸出轉(zhuǎn)換成單端脈沖信號(hào)，本文選用了26LS32AC差分轉(zhuǎn)單端芯片實(shí)現(xiàn)差分信號(hào)的轉(zhuǎn)換。轉(zhuǎn)換后的兩路信號(hào)A、B是一組正交脈沖信號(hào)，電機(jī)朝不同方向運(yùn)動(dòng)時(shí)，A、B兩路信號(hào)之間