基于CPLD的數(shù)據(jù)采集與顯示接口設(shè)計及實現(xiàn)

　　1. 3.2 ADC0809狀態(tài)機程序設(shè)計

　　ADC0809為單極性輸入，8位轉(zhuǎn)換精度逐次逼進(jìn)式A/D轉(zhuǎn)換器。其采樣速度為每次轉(zhuǎn)換約 100μs。在轉(zhuǎn)換開始前由地址鎖存允許信號ALE將3位地址鎖入鎖存器中以確定轉(zhuǎn)換信號通道。EOC為轉(zhuǎn)換結(jié)束狀態(tài)信號，由低電平轉(zhuǎn)為高電平時指示轉(zhuǎn)換結(jié)束，此時可讀人轉(zhuǎn)換好的8位數(shù)據(jù)。EOC在低電平時指示正在進(jìn)行轉(zhuǎn)換。START為轉(zhuǎn)換啟動信號，上升沿啟動。OE為數(shù)據(jù)輸出允許高電平有效。CLK為 ADC轉(zhuǎn)換時鐘輸入端口500 kHz左右。為了達(dá)到A/D器件的最高轉(zhuǎn)換速度，A/D轉(zhuǎn)換控制器必須包含監(jiān)測EOC信號的邏輯，一旦EOC從低電平變?yōu)楦唠娖郊纯蓪E置為高電平，然后傳送或顯示已轉(zhuǎn)換好的數(shù)據(jù)[DO..D7]。狀態(tài)機由三個進(jìn)程組成ADC，AD_STATE和DATA_LOCK。ADC是此狀態(tài)機的主控組合邏輯進(jìn)程，確定狀態(tài)的轉(zhuǎn)換方式和反饋控制信號的輸出工作過程中首先監(jiān)測系統(tǒng)復(fù)位信號RST，當(dāng)其為高電平時使此進(jìn)程復(fù)位至初始態(tài)ST0。啟動A/D轉(zhuǎn)換信號 START在狀態(tài)ST3搜索轉(zhuǎn)換狀態(tài)信號EOC由0變1時即在狀態(tài)ST4開啟輸出。使能信號OE在下一狀態(tài)使LOCK產(chǎn)生一個上跳沿從而在此時啟動進(jìn)程 DATA_LOCK將由0809轉(zhuǎn)換好的8位數(shù)據(jù)鎖進(jìn)鎖存器ADC_DATA。根據(jù)時序電路圖通過狀態(tài)機設(shè)計程序完成與CPLD/FPGA芯片的連接。圖 3為狀態(tài)機程序仿真結(jié)果。

　　1.4 BCD碼轉(zhuǎn)換與顯示電路設(shè)計

　　當(dāng)ADC0809的基準(zhǔn)電壓(Vref)為5.12V時，最小電壓準(zhǔn)位是 5.12/28=O.2V。分析模擬輸入電壓與輸出電壓的對應(yīng)關(guān)系可知，當(dāng)ADC0809的D[7..0]收到的數(shù)據(jù)信號為10000110(即86H) 時，則高4位1000為2.56V，而低4位0110為O.12V，所以最后的電壓輸出結(jié)果是2.68V。為了方便后續(xù)的電壓數(shù)據(jù)顯示，在此將輸出電壓表示成12位的BCD碼形式。將高4位數(shù)據(jù)D(7..4)轉(zhuǎn)換為對應(yīng)的高12位BCD碼H(11..0);將低4位數(shù)據(jù)D(3..0)轉(zhuǎn)換為對應(yīng)的低12位 BCD碼L(11..O)。在程序中首先用VHDL語言描述一個新的進(jìn)程Process(regl)，然后采用case…when …語句，生成并行結(jié)構(gòu)的電路。

　　將生成的高12位BCD碼與低12位的BCD碼相加，得到12位的BCD碼，該結(jié)果即為所求的BCD碼結(jié)果。如上述的2.56V的BCD碼是 0010 0101 0110，O.12V的BCD碼是0000 0001 00lO。所以相加的結(jié)果是0010 0110 1000，即為2.68V。因此在電路中必須設(shè)計一個12位的BCD碼加法程序，實現(xiàn)由8位二進(jìn)制轉(zhuǎn)換為12位BCD碼硬件電路。在程序設(shè)計中應(yīng)當(dāng)注意的是BCD碼相加時，由最低4位加起，且每4位相加的結(jié)果超過1001時，應(yīng)加0110調(diào)整。該段程序的描述是通過一個進(jìn)程 Process(HB，LB，CEN)來實現(xiàn)。其中HB表示生成的高12位BCD碼，LB表示生成的低12位BCD碼.CEN表示系統(tǒng)提供的時鐘信號。在時鐘上升沿時刻進(jìn)行BCD碼相加，并判斷結(jié)果是否超過1001，判斷程序采用if…then…語句，實現(xiàn)條件判斷電路。按照圖4完成BCD碼程序轉(zhuǎn)換設(shè)計。將以上兩段程序進(jìn)行組合，最終獲得由VHDL語言描述的BCD碼轉(zhuǎn)換程序。

　　1.5 A/D轉(zhuǎn)換與BCD碼合成系統(tǒng)電路

　　將A/D轉(zhuǎn)換電路與BCD碼轉(zhuǎn)換電路組成統(tǒng)一系統(tǒng)，通過硬件編程語言VHDL中的進(jìn)程語句將編制成功的A/D轉(zhuǎn)換電路描述語句和BCD碼轉(zhuǎn)換電路描述語句組合成一個整體程序，通過QuartusⅡ軟件生成系統(tǒng)圖，如圖5所示。

　　A/D轉(zhuǎn)換結(jié)果由3位十進(jìn)制數(shù)表示，每位十進(jìn)制數(shù)由4位BCD碼表示，總共有12位BCD碼輸出。將電路輸出BCDOUT(11..0)分成 BCDOUT(11..8)，BCDOUT(7..4)和BCDOUT(3..0)三部分，通過三個進(jìn)程Process()分別用VHDL語言編程描述 LED顯示驅(qū)動。對整個系統(tǒng)進(jìn)行波形仿真，得到仿真波形如圖6所示，最后在GW48-CK實訓(xùn)開發(fā)系統(tǒng)完成功能驗證。

　　2 結(jié) 語

　　將CPLD和微機控制技術(shù)相結(jié)合，在智能儀表設(shè)計和控制系統(tǒng)設(shè)計領(lǐng)域提高了系統(tǒng)設(shè)計的靈活性，縮短了產(chǎn)品開發(fā)周期，同時使系統(tǒng)易于升級和擴展。因為采用了CPLD(復(fù)雜可編程邏輯器件)，極大提高了系統(tǒng)I/O口利用率，縮小了印刷電路板面積，提高了系統(tǒng)集成度，在多輸入/多輸出的數(shù)據(jù)采集和控制系統(tǒng)領(lǐng)域有十分廣闊應(yīng)用前景。